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基于电流模逻辑的高速比较器电路设计与实现

摘要

随着通信系统向超高速率演进，串行链路接收器中的判决电路面临着日趋严苛的延迟与带宽要求。传统电压模比较器因摆幅大、寄生电容效应显著，在30Gbps以上速率下难以同时满足低传播延迟与高灵敏度。本课题以电流模逻辑（CML）为核心，设计一款适用于高速串行数据接收与时钟恢复电路的高速比较器，重点优化传播延迟参数。

全文围绕电路规格定义、架构选取、详细设计、仿真验证的工程递进思路展开。首先，分析高速链路对比较器延迟、失调与功耗的量化需求，确定设计边界。进而，提出前置CML放大器与再生锁存器级联的总体架构，并引入有源电感峰化技术以拓展带宽、压低延迟。在详细设计环节，基于28nmCMOS工艺，逐级完成增益分配、偏置网络及输出缓冲的晶体管级参数计算。仿真验证表明，在典型工艺角下，比较器传播延迟降至18.5ps，输入灵敏度优于10mV，功耗仅为1.8mW，满足40GbpsSerDes接收器的指标要求。

本设计的核心创新在于将CML低摆幅、高线性度特性与有源电感峰化相结合，在不过度增加功耗的前提下显著降低延迟，为高速串行接口前端判决电路提供了一种可复用的设计范式。

第一章绪论

1.1研究背景

现代数据中心与通信骨干网对带宽的渴求，推动串行收发器接口速率从10Gbps向40Gbps乃至112Gbps持续演进。在典型