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面向芯片测试的内建自测试电路设计与实现

摘要

随着集成电路工艺进入深亚微米时代，芯片集成度与复杂度急剧攀升，传统外部自动测试设备（ATE）在测试成本、引脚带宽和故障覆盖率方面面临严峻挑战。内建自测试（BIST）技术通过在芯片内部集成测试向量生成与响应分析电路，实现芯片的自检能力，成为提升生产测试效率与覆盖率的关键手段。本文以数字集成电路与片上系统（SoC）为背景，设计并实现了一款面向逻辑核的内建自测试电路。

课题围绕“低成本、高覆盖率、短测试时间”的目标，采用线性反馈移位寄存器（LFSR）生成伪随机测试向量，多输入特征寄存器（MISR）压缩输出响应，并通过BIST控制器协调测试流程。论文遵循“需求分析→总体设计→详细设计→实现→测试”的工程递进主线。首先分析芯片测试的核心痛点与功能、非功能需求；接着提出层次化BIST架构，划分测试向量生成、响应分析、控制器与时钟管理四大模块；在详细设计中对LFSR的反馈多项式选择、MISR的混淆概率优化以及边界扫描集成进行了深入阐述；基于VerilogHDL完成电路实现，并在典型基准电路上验证了故障覆盖率与面积开销；最后通过功能仿真与故障模拟证实了设计的有效性，结果表明本设计以不足5%的面积开销实现了95%以上的固定型故障覆盖率。

本文的核心创新点在于提出一种可配置多链LFSR与MISR协同架构，支持多种测试模式切换，并利用复用