基于时间交织的高速ADC系统设计与通道失配校准优化 .docxVIP

PAGE2

基于时间交织的高速ADC系统设计与通道失配校准优化

摘要

高速模数转换器（ADC）是通信、雷达和测试测量等领域的核心器件。随着系统带宽需求激增，单通道ADC的采样速率受限于工艺与功耗，时间交织ADC（TI-ADC）通过并行多通道采样成为突破速率瓶颈的主流方案。然而，通道间增益、偏移和采样时刻的失配会引入杂散分量，严重恶化系统无杂散动态范围（SFDR）。本文针对时间交织高速ADC系统设计，提出一种融合增益、偏移和相位失配的全数字后台校准方案，旨在以较低硬件开销实现高精度校准。

论文首先分析了时间交织ADC的失配误差模型，在此基础上确立了系统设计目标与性能指标。随后，对比了现有校准技术，选定基于参考通道的统计自适应校准方法。接着，完成了四通道12位1GS/s时间交织ADC系统的总体架构设计，划分了模拟前端、时钟网络、数字校准等核心模块，并对校准算法进行了详细设计，给出了最小均方（LMS）迭代的实现流程。在系统实现部分，基于FPGA完成了数字逻辑设计与板级验证，并针对时钟抖动补偿与实时性优化等难点给出了解决方案。测试结果表明，经过校准后，系统SFDR从45.2dB提升至78.6dB，有效位数从7.4位提升至11.1位，满足设计指标。本文工作为时间交织ADC的高效校准提供了工程实践经验，对高速数据采集系统设计具有参考价值。

关键词：时间交织ADC；通道失配校准；增益