数字逻辑与电路设计综合测试题.pdfVIP

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2.(8分)下图显示了一个4位右移寄存器和一个NOR门。如果寄存器输出{A,B,

C,D}在时间0时为1110，则它们在时间1、时间2、时间3时的值分别为

3.(10分)在一个多时钟的系统中,常常需要在两个不同的clockdomain之间传输信号。如下

图所示,两个异步时钟:clkA和clkB,输入信号Signal‑in和输出信号Signal‑out。当输入信

号在clkA端进入,但要求在异步clkB端仍能正确采到输入信号Signal‑in。请用电路图或者

Verilog语言实现以下两种情况：

1.情况1:输入信号Signal‑in为一个电平信号（即Signal‑in相比clkA和clkB都

很慢），输出信号Signal‑out为一个脉冲（一个clkB的周期宽度）

2.case2:输入信号为一个脉冲（一个clkA的周期宽度），输出信号Signal‑out为

一个脉冲（一个clkB的周期宽度）

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2.(8分)Thefigurebel