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基于全数字锁相环的频率综合器系统设计与杂散抑制优化

摘要

随着无线通信系统对频谱纯度与集成度要求的不断提升，传统模拟锁相环在工艺缩放下的局限性日益凸显。全数字锁相环凭借其可重构性与抗工艺漂移能力，已成为频率综合器的主流演进方向。然而，ADPLL中的时间数字转换器非线性与数控振荡器频率步长量化效应，极易引发严重的参考杂散与分数杂散，恶化输出频谱质量。

本课题以设计高频谱纯度ADPLL频率综合器为目标，围绕杂散抑制核心问题展开系统级优化。全文遵循“需求分析→总体设计→详细设计→实现→测试”的工程递进思路。首先，剖析了杂散产生的物理机制与系统痛点；其次，构建了基于游标TDC与LC-DCO的总体架构，并划分了功能模块；随后，深入设计了动态相位误差补偿与DSM量化噪声整形等关键算法；最终，完成RTL编码与FPGA验证，并进行了性能评估。

本设计的核心创新点在于提出了TDC非线性动态校准与分数分频DSM噪声耦合抑制的联合优化策略，在无模拟滤波电容的条件下，将分数杂散抑制至-72dBc，显著提升了系统频谱纯度。

第一章绪论

1.1研究背景

现代无线通信标准如5GNR与Wi-Fi7，对射频收发机的本振源提出了严苛的频谱纯度要求。频率综合器作为提供精准本振信号的核心模块，其相位噪声与杂散性能直接决定了通信系统的误码率与邻道干扰抑制能力。在深亚微米工艺节点下，传统模拟锁相环