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芯片高级工程师专业考核试题（含详细答案）

考试说明：本试卷适用于芯片设计、工艺、验证方向高级工程师岗位考核，总分100分，考试时长120分钟。题型包含选择题、多选题、填空题、简答题、综合应用题，侧重工程实操、问题排查及方案优化能力，无纯理论刻板考点。

适用岗位：IC前端/后端设计、芯片工艺、数字验证、芯片测试高级工程师

一、单项选择题（共10题，每题2分，共20分）

1.先进工艺（7nm及以下）芯片设计中，造成时序违例最主要的寄生参数影响是（）

A.寄生电阻B.寄生电容C.寄生电感D.衬底漏电

2.数字IC综合过程中，对SetupTime违例的常规优化手段，以下无效的是（）

A.缩短组合逻辑路径B.提升目标工作频率C.插入流水线寄存器D.更换高驱动能力单元

3.芯片量产测试中，用来检测晶圆级工艺缺陷、短路、开路问题的测试项是（）

A.FT终测B.CP晶圆测试C.STA静态时序测试D.DFT扫描测试

4.以下哪种现象是芯片Latch-up（闩锁效应）的典型触发条件（）

A.电源电压小幅波动B.输入引脚电压超出电源轨C.常温常态工作D.时钟频率小幅偏移

5.后端布局布线中，ClockTreeBalance（时钟树均衡）的核心目的是（）

A.减小时钟延迟B.降低时钟抖动与偏斜C.