电子设计自动化试卷及答案.docxVIP

电子设计自动化试卷及答案

考试时间：______分钟总分：______分姓名：______

1.下列属于高层次综合（HLS）工具的是（）。

A.QuartusPrimeB.VivadoHLSC.ModelSimD.CadenceInnovus

2.FPGA设计中，“时序收敛”的核心目标是（）。

A.减少资源占用B.满足时序约束C.提高代码可读性D.降低功耗

3.在EDA设计流程中，将RTL代码转换为门级网表的过程称为（）。

A.仿真B.综合C.布局布线D.验证

4.FPGA器件中，用于实现组合逻辑的基本结构是（）。

A.触发器B.查找表（LUT）C.与非门D.寄存器

5.静态时序分析（STA）的主要目的是（）。

A.验证功能正确性B.检查时序违规C.优化资源占用D.降低功耗

6.VHDL语言中，用于描述实体端口的关键字是（）。

A.ARCHITECTUREB.ENTITYC.PROCESSD.SIGNAL

7.在VerilogHDL中，表示“与”运算的符号是（）。

A.B.|C.^D.~

8.EDA工具中，用于逻辑仿真的常用工具是（