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实验2：组合逻辑器件应用与Verilog编程实现

数字电子技术基础实验

“基于OBE理念的数字电子技术实验与实践教程”配套课件

目录

CONTENTS

基于OBE理念的数字电子技术实验与实践教程

配套课件

一、实验项目知识与能力图谱

实验2：组合逻辑器件应用与Verilog编程实现

基于OBE理念的数字电子技术实验与实践教程

配套课件

实验对应知识图谱

“实验2：组合逻辑器件应用与Verilog编程实现”知识图谱

实验对应能力图谱

“实验2：组合逻辑器件应用与Verilog编程实现”能力图谱

二、实验目的与实验要求

基于OBE理念的数字电子技术实验与实践教程

配套课件

实验2：组合逻辑器件应用与Verilog编程实现

实验目的与实验要求

【实验目的】

(１)理解加法器、数据选择器、译码器等典型组合逻辑电路结构及工作原理

(２)掌握各种组合电路应用及扩展方法，特别理解以串行进位加法器到超前进位加法器改进设计为例的组合电路延迟性能提升方法及其优缺点

(３)掌握QuartusPrime软件的基本使用和基于原理图、VerilogHDL的数字电路设计方法，理解仿真的含义，并重点掌握功能仿真和时序仿真方法

【实验要求】

(１)能在QuartusPrime软件中采用基于原理图的方法设计电路

(２)能在QuartusPrime软件中采用基于VerilogHDL语言的