人民大课件EDA技术及应用第3单元.pptxVIP

EDA技术及应用高等职业教育本科精品教材主编周晶晶

PART01单元1EDA概述PART02单元2VerilogHDL结构与要素PART03单元3VerilogHDL描述语句PART05单元5常用模块电路的VerilogHDL设计PART06单元6基础设计PART07单元7IP核的应用目录CONTENTSPART04单元4QuartusPrime设计基础PART08单元8综合设计

PART03单元3VerilogHDL描述语句3.1赋值语句3.2条件语句3.3结构说明语句3.4循环控制语句3.5生成语句3.6语句的顺序执行与并行执行3.7元件例化语句3.8参数传递语句

3.1赋值语句

3.1赋值语句3.1.1连续赋值语句实时更新左边目标变量的值,这种实时性保证了逻辑电路能迅速对输入的变化做出相应的输出调整。其语法格式如下:

3.1赋值语句连续赋值语句中被赋值变量需要定义为wire型。Verilog中的变量默认为wire型,因此不用重复定义。【例3.1】设计实现一个二输入与门逻辑。

3.1赋值语句在例3.1中,通过连续赋值语句assignout=ab,将输入信号a和b进行与运算后的值实时赋给输出信号out。其仿真波形如图31所示,只要a和b的