第4章 组合逻辑电路-1.PPTVIP

*解:全加器的最小项表达式（按Ai,Bi,Ci顺序）为Si=Ci+1=令Ai,Bi,Ci分别对应A2,A1,A0则有mi=Yi思考2：如果译码器输出为高电平有效，该如何实现？思考1：如果令Ai,Bi,Ci分别对应A0,A1,A2,该如何实现？例：试用CT74LS138和与非门构成一位全加器(补充)P143例4-9自己看*译码器的级连扩展中规模集成电路的扩展方法：条件：芯片有功能控制端（如：选通端、工作状态指示端等）步骤：确定数量例：用3—8译码器构成4—16译码器扩展输入端设定控制端组合输出端解：1、确定数量=2片2、扩展输入端：输入地址线4位利用控制端，扩展第4位地址线3、列出4—16译码器真值表对照3—8译码器真值表设定控制端*X3X2X1X0Y0………Y7Y8………Y1500000111111111111000111101111111第一片：X3=0时输出有效第二片：X3=1时工作4—16译码器真值表第二片：X3=0时输出无效第一片：X3=1时不工作补充第一片第二片用地址最高位X3作两片的选通信号:X3=0，选通第一片(低位片)X3=1