Verilog模块化设计与实现技巧解析.pptVIP

章Verilog设计的层次与风格

§7.1Verilog设计的层次

§7.2门级结构描述

§7.3行为描述

§7.4数据流描述

§7.5不同描述风格的设计

§7.6多层次结构电路的设计

§7.7基本组合电路设计

§7.8基本时序电路设计属性

§7.9三态逻辑设计

;§7.1Verilog设计的层次;Verilog描述的模型能够是实际电路五级不同级别的抽象：

系统级(systemlevel):用高级语言结构（如case语句）实现的设计模块外部性能的模型；

算法级(algorithmiclevel):用高级语言结构实现的设计算法模型（写出逻辑表示式）；

RTL级(registertransferlevel):描述数据在存放器之间流动和怎样处理这些数据的模型；

门级(gatelevel):描述逻辑门（如与门、非门、或门、与非门、三态门等）以及逻辑门之间连接的模型；

开关级(switchlevel):描述器件中三极管和储存节点及其之间连接的模型。

;Verilog设计的描述风格(建模)分为3种：

结构(Structural)描述：先描述功效的逻辑电路图，再调用库中的标准元器件或已设计好的模块加以描述，就是表示元器件之间的互连，将它们组装起来，形成更为复杂的设计。

行为(Behavioural)描述：对设计实体按算法的路径来描述，只描述所希望电路的功效或者说电路行为