2005年招聘会逻辑与物理设计考试题集.pdfVIP

OOmnivision考官

2005招聘会考试

1

逻辑设计

1.

有一个FIFO设计，其数据输入时钟为100MHz，而数据输出时钟为80MHz。输入

数据是固定模式：800个输入时钟连续载入800个数据，其余200个时钟不载入数据。为避

_

免数据上溢/下溢，FIFO的最小深度应选多少？请从以下选项中选择满足要求的最小深度：

A.160

B.200

C.800

D.10002.

假设两个寄存器之间有一个由时钟驱动的组合电路。如果组

合电路的延迟大于时钟信号，你会怎么做？A.降低时钟频率

B.提高时钟频率

C.采用流水

__

线设计

D.采用多周期设计3.

以下哪种电路可以生成刺的门控时钟？

_

A.always@(posedge

clk)

ed

en;

assign

edclked~clk;

_

B.always@(negedge

clk)

ed

en;

assign

ed