高速低摆幅前端放大器设计.pdfVIP

加利福尼亚大学

与计算机科学系

E.

AlonProjectPartIEECS

240

DueThursday,Apr.15,2010

在这个项目的阶段中，你应该使用EECS240

90nm

CMOS工艺，并采型（tt）器件参

数。

在这一一个高速的，项目阶段，探索设计一个适合的前端放大器。

低摆幅串行链路。以下是该放大器使用的概念示意图。



与之前的作业不同，这次不会关于放大器本身的许多规格。相反，您需要使用更次的规格

（例如数据速率和所需的误码率）来指导您的放大器设计。一如既往，您的目标是用最小的功耗达

到所需性能。

您的设计规范和约束条件为：

•数据速率：3

Gb/s

•误码率：10‑12

•输入摆幅幅度：5毫伏差分

•比较器Cin：30飞法（即比较器对vo+和vo-的负载均为30飞法的电容）

•比较器偏置：20毫伏

一些额外的说明和指导原