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存算一体芯片测试作业指引

一、目的与适用范围

本作业指引旨在为存算一体芯片的测试验证工作提供全面、系统且可落地的标准化操作流程。存算一体架构打破了传统冯·诺依曼架构中存储与计算的物理隔离，通过在存储单元（如SRAM、RRAM、MRAM、FeFET等）内部或极近端直接进行逻辑运算，从而极大降低了数据搬移带来的功耗和延迟。然而，这种高度耦合的架构特征也使得芯片测试面临前所未有的挑战：既要验证存储介质的非易失性或保持特性，又要评估计算单元的精度与鲁棒性，还需精准量化宏观层面的能效比（TOPS/W）与带宽提升。

本指引适用于存算一体芯片在工程验证阶段（EVT）、设计验证阶段（DVT）以及量产验证阶段