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- 2026-09-17 发布于北京
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要求:必须使用英文作答,书写
Verilog/VHDL(除非题目明确允许,实际上所有题
目均不允许),必须采用门电路或状态机实现。
1.
设计
A[9:0]*101.10111
的电路,要求使用尽可能少的逻辑门。
2.
设计地址生成器,要求依次输出以下序列:
0,8,2,10,4,12,6,14,1,9,3,11,5,13,7,15,
16,24,18,26,.,31
32,40,34,42,.,47,
48,56,50,58,.,63,
64,72,66,76,.,79
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