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eda考试试卷及答案

一、单项选择题（每题2分，共20分）

1.以下关于硬件描述语言（HDL）的说法中，错误的是：

A.Verilog与VHDL均支持行为级、数据流级和结构级描述

B.Verilog的非阻塞赋值（=）常用于时序逻辑建模

C.VHDL的信号（Signal）与变量（Variable）在赋值时均立即生效

D.可综合的HDL代码需避免使用延迟语句（如10）

2.某同步时序电路中，时钟周期T=10ns，寄存器A的时钟到输出延迟t_co=1.2ns，组合逻辑延迟t_logic=5.5ns，寄存器B的建立时间t_setup=1.8ns。该路径的建立时间余量（Slack）为：

A.1.5ns

B.0.5ns

C.-0.5ns

D.2.5ns

3.以下不属于RTL级设计规范的是：

A.避免组合逻辑环（CombinationLoop）

B.使用同步复位而非异步复位

C.对未使用的输入端口直接悬空

D.为多路选择器（MUX）添加默认分支

4.关于逻辑综合（LogicSynthesis）的描述，正确的是：

A.综合过程仅涉及门级网表的生成，与工艺库无关

B.综合工具会根据约束条件（如面积、时序）自动优化电路

C.综合后的网表包含具体的版图信息（如晶体管尺寸）

D.综合