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EDA技术期末考试试题及详细答案

考试说明：本试卷满分100分，考试时间90分钟，闭卷考试；题型包含选择题、填空题、简答题、综合应用题，答题规范工整，步骤清晰方可得分。

一、单项选择题（每题2分，共20分）

1.下列选项中，不属于EDA技术核心优势的是（）

A.缩短电路设计周期B.降低硬件调试成本C.完全无需人工干预D.提高电路设计准确率

2.目前FPGA/CPLD设计中最主流的硬件描述语言是（）

A.C语言B.VerilogHDLC.PythonD.Java

3.下列语句中，属于VerilogHDL时序逻辑描述语句的是（）

A.assignB.always@(posedgeclk)C.wireD.parameter

4.FPGA器件的核心特点是（）

A.一次性可编程，不可重复擦写B.可反复编程、动态配置C.结构固定，无法修改D.仅支持组合逻辑电路设计

5.在VerilogHDL中，定义常量参数的关键字是（）

A.inputB.outputC.parameterD.reg

6.组合逻辑电路的主要特征是（）

A.输出仅由当前输入决定，无记忆功能B.输出与历史输入有关，有记忆功能C.必须包含时钟信号D.存在触发器单元

7.