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Verilog程序设计期末考试试卷（含详细答案解析）

适用课程：数字系统设计、Verilog硬件描述语言

考试时长：120分钟

满分：100分

考试说明：闭卷考试，允许使用草稿纸，所有代码基于Verilog-2001标准，默认时序逻辑采用上升沿触发，无特殊说明默认高电平有效。

一、单项选择题（每题3分，共10题，30分）

1.下列关于Verilog中阻塞赋值与非阻塞赋值的说法，正确的是（）

A.时序逻辑always块内必须使用阻塞赋值=

B.组合逻辑always块内推荐使用非阻塞赋值=

C.时序逻辑always块内推荐使用非阻塞赋值=

D.两种赋值方式在硬件综合后电路完全一致

【答案】C

解析：工程通用规范：组合逻辑使用阻塞赋值（=），避免时序竞争；时序逻辑使用非阻塞赋值（=），贴合寄存器同步更新特性，防止仿真与综合结果不一致。

2.以下变量类型中，可在always块内部被赋值，且用于组合逻辑、时序逻辑的通用变量类型是（）

A.wireB.regC.integerD.parameter

【答案】B

解析：wire为连线型变量，只能连续赋值，不能在always块中赋值；reg为寄存器型变量，支持过程块赋值，是逻辑设计核心变量类型；integer为整型变量，多用于循环；parameter为常量参数，不可修改。

3.Verilog中