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华为逻辑工程师面试真题及详细参考答案（实战版）

本次面试题适配华为芯片、通信设备、FPGA/IC逻辑开发岗位，分为基础逻辑、时序设计、项目实操、问题定位、高阶场景五个板块，题目均取自华为近年真实面试题库，答案贴合一线工程落地经验，摒弃理论化套话。

一、基础逻辑知识（必考基础）

1、简述组合逻辑与时序逻辑的核心区别，以及各自常见的工程问题

参考答案：

核心区别就两点：有没有时钟、有没有存储状态。

组合逻辑纯粹由与或非门构成，无时钟、无寄存器，输出只由当前输入决定，实时响应输入变化，不存在状态记忆。常见器件有译码器、数据选择器、加法器、纯逻辑运算电路。

时序逻辑必须依赖时钟信号，包含寄存器、触发器等存储单元，输出不仅和当前输入有关，还和上一拍的状态有关，具备状态记忆能力，所有同步时序电路都属于这类。

工程常见问题：组合逻辑最主要的是毛刺、竞争冒险，容易导致采样错误；时序逻辑主要是建立时间、保持时间不满足，引发时序违例、数据采样错误、电路亚稳态。

2、什么是竞争冒险？工程中如何规避？

参考答案：

同一个信号经过不同路径、不同延迟时长到达输出端，导致逻辑输出瞬间出现不该有的窄脉冲，这个现象就是竞争冒险，也就是我们常说的毛刺。

产生的根本原因是门电路延迟不一致，不是逻辑代码写错了，是硬件物理特性导致的。

工程规避方法：第一，时序电路中，组合逻辑输出不直接对外输出，全部打一拍寄存，用时钟同步