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verilog期末试题及答案

一、选择题（本题型共15题，每题2分，共30分）

1.VerilogHDL中，用于描述硬件电路功能行为的基本单元是：

A.模块（Module）B.程序（Program）C.函数（Function）D.任务（Task）

2.以下哪种数据类型在Verilog中属于线网类型（NetType）：

A.regB.wireC.integerD.real

3.VerilogHDL中，“always@(posedgeclk)”语句用于描述：

A.组合逻辑电路B.时序逻辑电路C.三态门电路D.总线电路

4.下面哪个是Verilog中的逻辑运算符？

A.B.||C.D.|

5.在Verilog中，`define宏定义的作用是：

A.定义模块接口B.定义信号数据类型C.预编译文本替换D.定义任务和函数

6.描述“如果a为高电平，则b等于a”的Verilog语句是：

A.assignb=a;B.assignb=(a)?a:1b0;C.assignb=a;(always块中非阻塞赋值)D.上述都不对

7.Verilog中，“always@(aorb