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vivo芯片前端社招笔试题目（含答案）

考试时间：______分钟总分：______分姓名：______

一、编程与硬件基础

1.下列关于SystemVerilog`interface`语句的描述中，哪项是错误的？

(A)`interface`可以用来实现模块间的低级互连。

(B)`interface`中的端口默认是`input`。

(C)`interface`可以包含`module`型成员。

(D)`interface`适用于描述具有明确协议的组件接口。

2.考虑以下Verilog代码片段：

```verilog

moduleexample(inputclk,inputrst_n,input[3:0]data_in,outputreg[3:0]data_out);

always@(posedgeclkornegedgerst_n)begin

if(!rst_n)

data_out=4b0000;

else

data_out=data_in;

end

endmodule

```

该模块的功能是什么？

(A)将输入数