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verilog期末试卷及答案

一、选择题（本题型共15题，每题2分，共30分）

1.VerilogHDL中，以下哪种数据类型属于变量型（reg型）？（）

A.wireB.regC.parameterD.input

2.在Verilog中，用于声明模块输入端口的关键字是（）

A.inputB.outputC.inoutD.reg

3.以下关于always块的描述，错误的是（）

A.always块用于描述过程性逻辑

B.组合逻辑always块的敏感列表必须包含所有输入

C.时序逻辑always块的敏感列表必须包含时钟信号

D.always块中不能使用assign语句

4.阻塞赋值（=）和非阻塞赋值（=）的主要区别是（）

A.阻塞赋值在块内执行完才结束，非阻塞赋值立即结束

B.阻塞赋值在同一时刻只能有一个生效，非阻塞赋值可以多个

C.阻塞赋值用于组合逻辑，非阻塞赋值用于时序逻辑

D.阻塞赋值使用于时序逻辑，非阻塞赋值用于组合逻辑

5.以下哪个是Verilog中的系统任务？（）

A.alwaysB.assignC.$displayD.module

6.在Verilog中，par