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中国电建芯片前端竞聘真题及答案

考试时间：______分钟总分：______分姓名：______

一、选择题（每题只有一个正确答案，请将正确选项字母填在括号内）

1.在Verilog中，用于描述组合逻辑电路的语句是？

A.always@(posedgeclk)

B.initialbegin

C.assign

D.forever

2.以下哪个语句在Verilog中用于在时钟边沿触发执行代码块？

A.initial

B.always

C.forever

D.assign

3.在Verilog中，表示逻辑“与非”运算的运算符是？

A.

B.||

C.~

D.!

4.假设信号a和b都是1位宽的寄存器变量，执行完`a=b;`后，如果b的值为1，那么a的值将变为？

A.0

B.1

C.X

D.Z

5.在Verilog中，用于定义参数（parameter）的关键字是？

A.localparam

B.parameter

C.define

D.macro

6.在数字电路设计中，逻辑综合的主要目标不包括？

A.提高电路的运行速度

B