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禾赛科技芯片前端社招笔试题及答案

考试时间：______分钟总分：______分姓名：______

一、选择题（每题2分，共20分）

1.以下哪一项不属于VerilogHDL的三大基本门级建模方式？

A.行为级建模

B.数据流建模

C.结构化建模

D.门级建模

2.在Verilog中，`#10`和`@(posedgeclk)`两种延时表达方式的主要区别在于？

A.#10是无限期延时，@(posedgeclk)是特定时钟边沿触发

B.#10是零延时，@(posedgeclk)是非零延时

C.#10是静态延时，@(posedgeclk)是动态延时

D.两者在行为描述上没有实质区别

3.以下关于寄存器（Register）和触发器（Flip-flop）的描述，错误的是？

A.寄存器是存储单元，触发器是具有存储功能的基本时序单元

B.寄存器通常由多个触发器组成

C.触发器具有记忆功能，可以存储1位信息

D.寄存器只能在时钟上升沿改变状态，触发器则无此限制

4.在Verilog中，`wire`和`reg`两个数据类型的根本区别在于？

A.`wire`用于连续赋值，`reg`用于过程赋值