可编程ASIC设计--核心语法与基础电路设计_传统版.ppt

可编程ASIC 核心语法与基础电路设计 学时分配：4 进度 1.绪论 。 2.设计流程 。 3.模块化硬件与进程模型 。 4.信号传输模型 。 5.核心语法与基础电路设计 。 6.状态机设计 。 7.可靠设计与高速设计 。 8. 可编程逻辑器件。 9.数字信号处理的fpga实现。 10.数字系统的RTL设计。 VHDL中的对象 信号: 全局量(进程之外定义)，代表硬件连线，赋值有 Delta延时 变量：局部量(只在进程内可见)，不代表硬件连线，只代表一个“值”或者“运算结果”，赋值为立即有效。 常数：全局量。直接与高电平或者地电平相连接。 具体可参考教材(第一版)中p.78的总结。 设计中要注意 变量是VHDL为仿真而专门引入的概念，实际上因为它不具备硬件特性，因此在RTL设计中要尽量避免使用。 而在使用VHDL高层建模或者仿真时，可以适当使用变量。 数据类型 VHDL的对象所能使用的数据类型有： 位，位矢量； 整数，自然数，实数； 布尔量； 时间； 字符，字符串； 错误等级。 数据类型 VHDL的对象所能使用的数据类型有： 位，位矢量； 整数，自然数，实数； 布尔量； 时间； 字符，字符串； 错误等级。 数据类型 VHDL的对象所能使用的数据类型有： 位，位矢量； 整数，自然数，实数； 布尔量； 时间； 字符，字符串； 错误等级。 整型的注意事项 使用整型时，应该指定数据的取值范围。 因为这样可以指导综合器使用多少数据线来实现它 如果不指定，则综合器会考虑最坏的情况，使用32bit来实现。 信号的特性 驱动能力 高阻态‘Z’与总线复用 高阻态‘Z’与总线复用 因此对于STD_LOGIC型 其取值有： “U”——初始值 “X”——不定 “0”——0 “1”——1 “Z”——高阻 “W”——弱信号不定 “L”——弱信号0 “H”——弱信号1 “-”——不可能情况 实际信号传输延时的硬件机制 实际信号传输延时的VHDL描述 分两种：传输延时与惯性延时。 传输延时： b = transport a after 20 ns; 惯性延时： b = a after 20 ns; 传输延时 惯性延时 功耗 与分布电容、逻辑电平门限、工作速率等决定。以后将具体讲述这部分的内容。 进程与硬件的对应 进程的调度算法及信号赋值 进程：并发执行。 具体算法详见板书。 也可以参考课件“sry_模块化硬件与进程模型.ppt”与“sry_信号传输模型.ppt”。 以下课件只讲述一些比较特殊的情况。 信号与变量的区别 进程内的信号赋值:顺序执行，并行赋值 例1 ： Process Begin a = ‘1’; a = ‘0’; End process; 进程内的信号赋值:顺序执行，并行赋值 例1 ： Process Begin a = ‘1’; a = ‘0’; End process; 进程内的信号赋值:顺序执行，并行赋值 例2 ： Process(a,b,c,d) Begin d = a; x = c XOR d; d = b; y = c XOR d; End process; VHDL中的变量 与c语言的变量一样，赋值是立即有效的。 Process( a, b, c ) – 注意d为变量(用variable声明) Begin d := a; x = c XOR d; d := b; y = c XOR d; End prcoess; 程序结构 Library …；-- 库，包等的说明 Entity …；-- 实体说明 Architecture…；-- 结构体描述 程序例子 程序例子 程序例子 关于unsigned与signed库 如果use IEEE.STD_LOGIC_UNSIGNED.ALL;则矢量被看作无符号整数； 如果use IEEE.STD_LOGIC_SIGNED.ALL;则矢量被看作带符号整数。 对于前者，有 (“1001” “0000”)成立; 对于后者，有(“1001” “0000”)成立; 程序例子 程序例子 程序例子 程序例子 程序例子 关于信号方向 VHDL常用数据类型 Std_logic, std_logic_vector; Integer。 常用的语法1: if条件判断 IF 条件THEN 顺序处理语句； ELSE 顺序处理语句； END IF ； If的例子 Process( a ) Begin if( a = ‘1’ ) then b = ‘0’; else b = ‘1’; end if; End