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Verilog HDL 基本知识 第一课时 1.1 综述 硬件描述语言 （Hardware Description Language ）是硬件设计人员和电子设计自动化 (EDA)工具之间的界面，其主要目的是用来编写设计文件建立电子系统行为级的仿真模型即 利用计算机的巨大能力对用VerilogHDL 或VHDL 建模的复杂数字逻辑进行仿真，然后再自 动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表(Netlist) 。根据网表和某种 工艺的器件库自动生成具体电路，然后生成该工艺条件下这种具体电路的延时模 型。仿真验证无误后用于制造ASIC 芯片或写入FPGA 器件中。 在EDA 技术领域中把用硬件描述语言建立的数字模型称为软核（SOFT CORE），把用 HDL 建模和综合后生成的网表称为固核（HADE CORE ）。对这些模块的重复利用缩短了开 发时间，提高了产品开发率，提高了设计效率。 随着PC 平台上的EDA 工具的发展，PC 平台上的VerilogHDL 和VHDL 仿真综合性 能已相当优越，这就为大规模普及这种新技术铺平了道路。目前国内只有少数重点设计单 位和高校有一些工作站平台上的EDA 工具而且大多数只是做一些线路图和版图级的仿真与 设计，只有个别单位展开了利用VerilogHDL 和VHDL 模型(包括可综合和不可综合的)进行 复杂的数字逻辑系统的设计。随着电子系统向集成化、大规模、高速度的方向发展，HDL_ 语言将成为电子系统硬件设计人员必须掌握的语言。 为什么要使用硬件描述语言呢？ 传统的用原理图设计电路的方法已逐渐消失，取而代之HDL 语言正被人们广泛接受。 出现这种情况有以下几点原因： 电路设计将继续保持向大规模和高复杂度发展的趋势!作为科学技术大幅度提高的产 物，芯片的集成度和设计的复杂度都大大增加。为使如此复杂的芯片变得易于人脑的理解， 用一种高级语言来表达其功能性而隐藏具体实现的细节是很必要的。这也就是在大系统程序 编写中高级程序设计语言代替汇编语言的原因。工程人员使用HDL 进行设计，而把具体实 现留给逻辑综合工具去完成。 电子领域的竞争越来越激烈。刚刚涉入电子市场的成员要面对巨大的压力：提高逻辑 设计的效率，降低设计成本，更重要的是缩短设计周期。多方位的仿真可以在设计完成之 前检测到其错误，这样能够减少设计重复的次数。因此有效的HDL 语言和主计算机仿真系 统在将设计错误的数目减少到最低方面起到不可估量的作用，并使第一次流片便能 成功地实现芯片的功能成为可能。 探测各种设计方案将变成一件很容易，很便利的事情。因为只需要对描述语言进行修 改，这比更改电路原理图原型要容易实现得多。 HDL语言的主要特征  HDL 语言既包含一些高层程序设计语言的结构形式同时也兼顾描述硬件线路连 接的具体构件。  通过使用结构级或行为级描述，可以在不同的抽象层次描述设计。HDL 语言采用 自顶向下的数字电路设计方法，主要包括四个抽象层次如下图所示。 图1 抽象层次  HDL 语言是并发的，即具有在同一时刻执行多任务的能力。一般来讲编程语言是非并 行的，但在实际硬件中许多操作都是在同一时刻发生的。所以HDL 语言具有并发的特 征。  HDL 语言有时序的概念。一般来讲编程语言是没有时序概念的，但在硬件电路中 从输入到输出总是有延迟存在的。为描述这些特征HDL 语言需要建立时序的概念。因此使 用HDL 除了可以描述硬件电路的功能外还可以描述其时序要求。 1.2 程序结构 作为高级语言的一种，Verilog 语言以模块集合的形式来描述数字系统。其中每一个模 块都有接口部分，用来描述与其它模块之间的连接。一般说来，一个文件就是一个模块，但 并不绝对如此。这些模块是并行运行的，但通常用一个高层模块来定义一个封闭的系统，包 括测试数据和硬件描述。这一高层模块将调用其它模块的实例。 模块代表硬件上的逻辑实体，其范围可以从简单的门到整个大的系统，比如一个计数 器，一个存储子系统，一个微处理器等。模块可以根据描述方法的不同定义成行为型或结构 型（或者是二者的组合）。行为型模块通过传统的编程语言结构定义数字系统（模块）的状 态，如使用 if 条件语句、赋值语句等。结构型模块将数字系统（模块）的状态表达为具有 层次概念的互相连接的子模块