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低功耗设计 自从50年前引入了数字计算机以来,它的性价比就一直在得到持续的改进,其速率与其它任何技术努力都无法相比.作为提高性能过程的一个副产品,计算机的功耗也同样引人注目的降低了.然而,直到最近,对降低功耗的需求才像对提高性能的需求那样重要,在某些应用领域甚至更加重要了.这种变化大约来源于电池驱动的便携式设备的市场增长,例如,由高性能计算不见组成的数字移动电话,膝上电脑等. 随着集成电路的引入,集成电路与计算机业相互促进.计算机业被一种双赢的局面所驱动.由此,较少的晶体管使成本降低,性能提高,而且功耗也降低了.现在设计者开始专门为了低功耗而设计,在某些情况下,甚至为了达到低功耗而降低性能. 在为有效利用功率而进行的努力中,ARM处理器处于中心地位.因而,考虑一下与低功耗有关的问题是适宜的. 功率到那里去了 低功耗设计的起点是要高清楚功率在电路中耗费到那里去了.CMOS是现代高性能电子器件的主流工艺,它本身就具有一些适于低功耗设计地优良特性.因此,我们首先看一看在CMOS电路中功率耗费到拿了去了. 一种典型地CMOS电路是静态的”与非”门,所有信号都在电源电压Vdd和地电压Vss之间变化.我们把Vdd和Vss称为”轨(rail)”.直到最近,5V电源都是标准,但是,很多现代CMOS工艺要求3V左右更低地电源,而最新地技术则工作于1~2V之间,而且将来还会进一步降低. 【工作原理】当门电路工作时将输出端 通过n型晶体管组成地下拉网络连接到Vss. 通过由p型晶体管组成地上拉网络连接到Vdd n型晶体管 P型晶体管 当两个输入端都接近某一个轨时,上述两个网络之一就会导通,而另一个则会有效地不导通.因此,在门电路中没有从Vdd到Vss的通路.此外,输出端一般只连接到相似门地输出端,因而只有电容性负载.一旦输出端被驱动到某一轨,它不需要电流来保持这个状态.因此,在短时间后,门切换电路将达到稳定状态,而且不再从电源中吸取电流. CMOS电路只有切换时才消耗功率.这个特征并不是其它许多逻辑技术所共有的.它是使CMOS成为高密度集成电路首选技术的主要因素. CMOS的功耗组成 CMOS电路的总共耗由3部分组成,即 切换功耗 这是对门的输出电容CL进行充电和放电所消耗的功率,代表由门完成的有用功. 每次输出跳变的能量如下: 短路功耗 当门的输入端处于中间电平时,P型和N型网络都可能导通.这将导致从VDD到VSS出现短时间导通通路.如果电路设计正确(一般指能够避免信号缓慢转变的设计),则短路功耗应该比切换功耗小的多. 漏电流 当晶体管网络处于关断状态时,也会通过很小的电流.尽管按常规工艺这个电流很小(每个门的漏电流比NA还小的多),但是,它是在接通电源但不活动的电路中唯一的功耗,而且可以长时间的使供电电池漏电.它在活动电路中一般可以忽略. 在设计良好的活动电路中,切换功耗是主要的;短路功耗或许在总共耗中加上10%~20%;漏电流只有在电路不活动时才是重要的.然而,正如下面要讨论的,低电压操作的趋势导致性能和漏电流之间的折中,在未来的低功耗,高性能设计中,漏电流越来越受到关注. CMOS电路的功耗 忽略短路功耗和漏电流部分,则CMOS电路的总共耗PC为电路C中每个门G的功耗的总和,即 PC = 1/2*f*V2dd*ΣAg*Cgl 式中:f-时钟频率; Ag-门活跃参数 C-门的负载电容. 注意在这个公式中,如果1个时钟周期内有两次跳变,则活跃因数为2. 低功耗设计策略 作为低功耗设计技术初步介绍的总结,下面列出低功耗设计策略的一些建议: 降低VDD 选择能满足所需性能的最低时钟频率,然后,在时钟频率和各种系统不见要求的限制范围内,设定尽量低的电源电压.降低电源电压时要小心谨慎,使漏电不超出待机功耗的要求. 降低片外活动度 片外电容比片内负载大的多,所以,任何时候都要降低片外活动度.要避免瞬态脉冲驱动片外负载,使用CACHE来减少对片外存储器的访问. 降低片内活动度 这一项的优先级低于降低片外活动度.避免给不必要的电路模块时钟信号(例如,使用门控时钟)以及在可能时使用睡眠模式仍然是很重要的. 采用并行技术. 如果电源电压是自由的,则可以采用各种并行技术来改善功耗效率. 并行技术可以使两个电路在原电路一半的时钟频率下达到同样的性能 同时,可以用较低的电源电压达到所需功能. 低功耗设计使一个活跃的研究领域,也是一个新思想快速涌现的领域.可以预期,在未来10年中,依靠工艺于设计技术进步的结合,将使高速数字电路的功耗效率得到进一步的显著改善. 深圳市微迪软件技术有限公司 微迪培训中心