VHDL讲义第九章_有限状态机设计.pptVIP

________________________________________________________________________________________________________________________________________________________ VHDL语言设计技术——第九章 有限状态机设计 * 第九章 有限状态机设计 在时序逻辑电路中及各种触发器中都涉及到状态机的设计，在状态机中有现态和次态输出，次态和输出由相关的转移条件决定。 有限状态机有两类： 摩尔状态机（moore)和米利状态机（mealy) 摩尔状态机：状态机的输出只由现态决定，而与输入无关。 米利状态机：状态机的输出由现态和输入共同决定。 次态逻辑 状态 寄存器 输出逻辑 输入 时钟 次态 当前状态 输出 次态逻辑 状态 寄存器 输出逻辑 输入 时钟 次态 当前状态 输出 摩尔状态机结构图 米利状态机结构图 有限状态机的描述一般采用以下三种语句描述： 并行信号赋值语句 IF语句 CASE语句 具体描述时状态的时序转换可以用进程描述，而输出涉及到的组合逻辑用并行信号语句，也可以用进程语句。 Statmachine.vhd s0 s1 reset /0 1/1 0/1 摩尔状态机（moore)设计举例 library ieee; use ieee.std_logic_1164.all; entity statmachine is port(clk,input,reset: in std_logic; output: out std_logic); end entity; architecture a of statmachine is type state_type is (s0,s1); signal st: state_type; Begin process(clk) begin if(reset = 1) then st = s0; elsif(clkevent and clk=1) then case st is when s0 = st =s1; when s1 = if input = 1 then st =s0; else st =s1; end if; end case; end if; end process; output = 1 when st = s1 else 0; end a; 2. Moore1.vhd、 Moore2.vhd reset 3/00 state1 state0 其它/00 state2 其它/11 state3 其它/10 state4 其它/11 7/11 7/10 9/10 b/11 /10 摩尔状态机（moore)设计举例 Mealymachine.vhd Mealy1.vhd 米利状态机（mealy)设计举例 1. Mealymachine.vhd 米利状态机（mealy)设计举例 0/0 s0 s1 1/0 1/0 0/0 1/1 s2 0/1 s3 0/0 1/1 reset 3/10 state1 state0 其它/00 state2 其它/11 state3 其它/10 state4 其它/11 7/10 7/00 9/11 b/00 /11 2. Mealy1.vhd 米利状态机（mealy)设计举例 3. Traffic1.vhd reset S1=S2 st1 G1=1，R2=1 st0 G1=1，R2=1 其它 st2 G1=1，R2=1 st3 Y1=1，R2=1 st5 R1=1，G2=1 S1=0,s2=1 st4 R1=1，G2=1 其它 st6 R1=1，G2=1 st7 Y2=1，R1=1 S1=S2 S1=1,s2=0 摩尔状态机（moore)设计举例 摩尔状态机（moore)设计举例 4. Traffic2.vhd reset S1=0 st1 st0 st2 st3 S1=1 S2=1 S2=0 st0: N-S直行；st1: N-S左转弯； st2: W-E直行；st3: W-E左转弯 ________________________________________________________________________________________________________________________________