基于原理图的数字钟的设计.docVIP

基于原理图的数字钟的设计 设计目的 掌握计数器,分频器的工作原理和设计方法； 掌握数码管的动态扫描译码显示的工作原理和设计方法； 掌握数字钟的设计方法； 掌握在EDA开发软件QuartusII环境下基于FPGA/CPLD的数字系统设计方法，掌握该环境下系统的功能仿真、时序仿真、管脚锁定和芯片下载的方法。 设计要求 基本要求 设计一个24小时制的数字钟； 利用板上数码管显示时、分、秒，要求显示格式为：小时—分钟—秒； 利用板上的按键作时钟调整，调整要求为:按下时调整键，“时”迅速增加，并按24小时制（0~~23）规律循环；按下分调整键，“分”迅速增加，并按60分钟制（0~59）规律循环； 数字钟可清零、可保持。 提高要求 能利用EDA系统上的蜂鸣器作整点报时。从59分55秒时开始报时，每隔一秒报时一次；00分00秒时，进行整点报时。整点报时声的频率应与其他的报时声频率有明显区别； 具有按12小时模式显示与24小时模式显示切换的功能； 具有闹钟功能。 系统框图 底层模块设计 时基产生电路 由晶振产生的频率非常稳定的脉冲，经整形、分频电路后，产生一个频率为1Hz的、非常稳定的计数时钟脉冲。（电子线路部分，不用VHDL语言描述。） 校时电路（二选一数据选择器） 从设计原理图创建模块，默任模块的名称为MUX2_1。 3、计数器 （1）24进制计数器 1）24进制的原理图 2）仿真波形 图1、count24的时序仿真波形 3）从设计原理图创建模块，默任模块的名称为count24。 （2）60进制计数器 1）60进制的原理图 2）仿真波形 图2、count60的时序仿真波形 3）从设计原理图创建模块，默任模块的名称为count60。 4、译码显示电路 （1）8位数码管动态扫描译码显示接口程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity display is port(clkdsp:in std_logic; D0,D1,D2,D3,D4,D5,D6,D7:in std_logic_vector(3 downto 0); SEL:out std_logic_vector(2 downto 0); led7s:out std_logic_vector(6 downto 0)); end display; architecture behav of display is signal s:std_logic_vector(2 downto 0); signal num:std_logic_vector(3 downto 0); begin process(clkdsp) begin if(clkdspevent and clkdsp =1)then if(S=111)then S=000; else S=S+1; end if; end if; end process; process(D0,D1,D2,D3,D4,D5,D6,D7,clkdsp) begin if(clkdspevent and clkdsp =1)then if s=000 then num=D0; sel=000; elsif s=001 then num=D1; sel=001; elsif s=010 then num=D2; sel=010; elsif s=011 then num=D3; sel=011; elsif s=100 then num=D4; sel=100; elsif s=101 then num=D5; sel=101; elsif s=110 then num=D6; sel=110; else num=D7; sel=111; end if; end if; end process; led7s=0111111 when num=0 else 0000110 wh