设计含异步清0和同步时钟使能的加法计数器.docVIP

专业班级： 学号： 姓名： EDA 技 术 实 验 报 告 实验项目名称： 设计含异步清0和同步时钟使能的加法计数器 实验日期： 2012.05.27 实验成绩： 实验评定标准： 1）实验程序是否正确 A（ ）B（ ）C（ ） 2）实验仿真、结果及分析是否合理 A（ ）B（ ）C（ ） 3）实验报告是否按照规定格式 A（ ）B（ ）C（ ） 实验目的 学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。 实验器材 PC机、FPGA实验箱。 实验内容（实验过程） 1、在QuartusⅡ上对例中程序进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。 2、在仿真波形正确后，自己选择合适的电路模式，然后进行引脚锁定以及硬件下载测试。（时钟信号选用KLOCK0/126脚进行绑定会比较便于观察计数过程，其他输入输出的引脚绑定参照实验书后附录表进行绑定），引脚锁定成功后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。 实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt10 is port (clk,rst,en:in std_logic; cq:out std_logic_vector(3 downto 0); cout:out std_logic); end cnt10; architecture behav of cnt10 is begin process(clk,rst,en) variable cqi:std_logic_vector(3 downto 0); begin if rst=1then cqi:=(others=0); elsif clkevent and clk=1 then if en=1 then if cqi9 then cqi:=cqi+1; else cqi:=(others=0); end if; end if; end if; if cqi=9 then cout=1; else cout=0; end if; cq=cqi; end process; end behav; 实验仿真、结果及分析 试验程序仿真波形如下： 由实验仿真波形可以看出： 当rst端输入为“1”时，其它输出端口皆为“0”，实现了计数器异步复位的功能。 当其始终为“0”时，遇到时钟上升沿触发，计数开始。计数从0000开始到1001，当计数到1001时，cout端输出进位信号“1”；然后又从0000开始，不断循环计数。 综上，此程序实现了含异步清0和同步时钟使能加法计数器的功能，试验成功。