veriloghdl复杂数字系统设计-2012.ppt

南通大学电子信息学院 硬件描述语言 1.1 数字电子系统CAD技术的发展 三个阶段： （1）20世纪60年代—80年代初期 CAD Computer Aided Design 阶段 （2）20世纪80年代初期—90年代初期 CAE Computer Aided Engineering 阶段 （3）20世纪90年代以来 EDA Electronic Design Automation 阶段 数字系统EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言 Hardware Description Language 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。 EDA技术的出现，提高了电路设计效率和可行性，减轻了设计者劳动强度。20世纪90年代以来,在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。 可编程逻辑器件（如CPLD、FPGA）的应用已得到普及。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。 1.2 硬件描述语言Verilog HDL 什么是Verilog HDL Verilog HDL 是硬件描述语言的一种，它是目前应用最广泛的硬件描述语言之一，用于数字系统的设计。设计者用它进行数字逻辑系统的仿真模拟、时序分析、逻辑综合。 Verilog HDL的发展历史 Verilog HDL的优点 Verilog HDL是一种通用的硬件描述语言，易学易用。具有C语言编程经验的设计者很容易学习和掌握。 Verilog HDL允许在同一个电路模型内进行不同抽象层次的描述。设计者可以从开关、门级、RTL和行为等各个层次对电路模型进行定义。 Verilog HDL是在全球最大的EDA供应商Cadence公司的扶持下针对EDA工具开发的HDL语言。绝大多数流行的综合工具都支持Verilog HDL，这是Verilog HDL成为设计者的首选语言的重要原因之一。 Verilog HDL的编程风格简洁明了，高效便捷。 所有的制造厂商提供用于Verilog HDL综合之后的逻辑仿真的元件库，使用Verilog HDL进行设计，即可在更广泛的范围内选择委托制造的厂商。 在ASIC设计领域，Verilog HDL占有明显的优势 传统的设计方法 查用器件手册； 选用合适的微处理器和电路芯片； 设计面包板和线路板； 调试； 定型； Verilog HDL设计法 选用合适的 EDA仿真工具； 选用合适电路图输入和HDL编辑工具； 逐个编写可综合HDL模块； 逐个编写HDL测试模块； 逐个做 HDL 电路逻辑访真； 编写 HDL总测试模块； 做系统电路逻辑总仿真； 选用合适的基本逻辑元件库和宏库 租用或购买必要的IP核； 选用合适的综合器； 进行综合得到门级电路结构； 布局布线，得到时延文件； 后仿真； 定型， FPGA编码或ASIC投片 采用Verilog HDL输入法时，由于Verilog HDL的标准化，可以很容易把完成的设计进行移植到不同厂家的不同芯片。采用Verilog HDL输入法最大的优点是其与工艺无关性。 软核、固核和硬核 软核（Soft Core）：经过验证的、可综合的、实现后门数在5000门以上的HDL模型 固核（Firm Core）：在某FPGA器件上实现的、经过验证、5000门以上的电路结构编码文献 硬核（Hard Core）：以某种工艺实现的、经过验证、5000门以上的电路结构版图掩膜 1.4 典型设计流程 用EDA设计数字系统的典型流程 1.5 硬件描述语言的发展趋势 当前集成电路的设计面临一些问题，如设计重用、知识产权和内核插入；高层次综合和混合模型的总和；验证包括仿真验证和形式验证等自动验证手段；深亚微米效应；等等。这些问题给EDA技术的发展提出了新的要求，因此硬件描述语言的改进和发展非常必要。 参考书: Verilog HDL数字设计与综合,电子工业出版社 数字系统的Verilog HDL设计,机械工业出版社 江国强 CPU芯片逻辑设计技术[M].北京：清华大学出版社 朱子玉，李亚民 数字信号处理的FPGA实现 ,清华大学出版社 第2章 Verilog的模块 1）系统级:用高级结构实现外部性能的模型2）算法级：用高级结构实现算法运行的模型3）RTL级 Register Transf