【工学】vhdl语言描述的4位十进制的频率计的设计.docVIP

实验项目：4位十进制频率计的设计 实验目的： 掌握简易频率计的工作原理并设计。 熟悉vhdl语言编程及QuartusII的使用。 实验原理： 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的脉冲计数允许信号，1秒计数结束后，计数值（即所测信号频率）锁入锁存器，并为下一次测频作准备，即将计数器清零。 设计方案： 根据频率计的工作原理，将电路划分成控制器、计数器、锁存器和LED显示几个模块，： 控制器——产生1秒脉宽的计数允许信号、锁存信号和计数器清零信号 计数器——对输入信号的脉冲数进行累计 锁存器——锁存测得的频率值 LED显示——将频率值显示在数码管上 顶层文件框图如下： 各模块电路的VHDL描述：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt10 is port rst,fx,ena:in std_logic; cout: out std_logic; outy :out std_logic_vector 3 downto 0 ; end cnt10; architecture behv of cnt10 is begin process rst,ena,fx variable cqi :std_logic_vector 3 downto 0 ; begin if rst 1 then cqi : others 0 ; elsif fxevent and fx 1 then if ena 1 then if cqi 9 then cqi: cqi+1;cout 0; elsif cqi 9 then cqi : others 0 ; cout 1; end if; elsif ena 0 then cqi: others 0 ; end if; end if; outy cqi; end process; end behv; 4位10进计数器 library ieee; use ieee.std_logic_1164.all; entity cnt10_4 is port fx,rst,ena:in std_logic; d:out std_logic_vector 15 downto 0 ; end entity; architecture one of cnt10_4 is component cnt10 port rst,fx,ena:in std_logic; cout: out std_logic; outy :out std_logic_vector 3 downto 0 ; end component; signal e:std_logic_vector 3 downto 0 ; begin u1:cnt10 port map fx fx,rst rst,ena ena,cout e 0 ,outy d 3 downto 0 ; u2:cnt10 port map fx e 0 ,rst rst,ena ena,cout e 1 ,outy d 7 downto 4 ; u3:cnt10 port map fx e 1 ,rst rst,ena ena,cout e 2 ,outy d 11 downto 8 ; u4:cnt10 port map fx e 2 ,rst rst,ena ena,cout e 3 ,outy d 15 downto 12 ; end architecture one; 16位锁存器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity latch4 is port d:in std_logic_vector 15 downto 0 ; ena,clk:in std_logic; q:out std_logic_vector 15 downto 0 ; end latch4; architecture one of latch4 is begin process clk,ena,d variable cqi:std_logic_vector 15 downto 0 ; begin if ena 0 then cqi: cqi; elsif clkeve