时序逻辑电路的分析和设计.pptVIP

时序逻辑电路 5.1 概 述 5.2 基于触发器时序电路的分析 7.3 基于触发器时序电路的设计 5.4 集成计数器 因为JKFF的特性方程中含有?Q1n及Q1n项，为了方便比较，在状态方程中至少应保留含有?Q1n及Q1n 的最小项各一项。 注意： 在Q1n+1次态卡诺图化简时，X?Q1nQ0n项应该保留。 ② 求出驱动方程 每个状态方程分别与特性方程比较，可得FF1、FF0的驱动方程为： JK触发器特性方程为： (4) 由驱动方程及输出方程画出逻辑电路图。 X=0时，10的次态为00； (5) 检查电路的自启动能力 电路状态为10时，分别从 和 的卡诺图上相应方格得知： 因此可知，电路具有自起动能力。 X=1时，10的次态为11。 7.2.3 异步时序电路的分析 需要特别注意的是，在异步时序电路中，每个触发器的时钟端并不是一定接同一信号，而触发器翻转的必要条件是时钟端加合适的CP信号。所以在异步时序电路分析应写出每一级的时钟方程。 异步时序电路的分析方法与同步时序电路分析方法基本相同。 [例4] 分析如图所示时序电路的逻辑功能。 1J 1K C1 CP FF0 FF1 FF2 Q0 Q1 Q2 1 1J 1K C1 1J 1K C1 1 1 1 [解]（1）写方程 1J 1K C1 CP FF0 FF1 FF2 Q0 Q1 Q2 1 1J 1K C1 1J 1K C1 1 1 1 a. 驱动方程 a. 驱动方程： b. 状态方程 将驱动方程代入JKFF的特性方程得状态方程 (CP0) (CP1) (CP2) (2) 根据状态方程列出状态转换真值表 Q0n+1 、 Q1n+1 、Q2n+1分别在 CP、 Q0 、CP脉冲下降沿（用?表示）时成立。 (3) 列态序表 (4) 状态转换图 Q0Q1Q2 000 001 010 011 011 (6) 说明电路逻辑功能 该电路为异步5进制加法计数器。 CP (5) 画波形图 7.3.1 设计步骤 逻辑 电路图 状态方程 输出方程 驱动方程 选触发器 状态分配 状态转换表 设计要求 检查 自启动 状态 转换图 时序电路设计流程图 目前还没有可遵循的固定程式来画状态图，对于较复杂的逻辑问题，一般需要经过逻辑抽象，先画出原始状态转换图。 (1) 画状态转换图 在把文字描述的设计要求变成状态转换图时，必须搞清要设计的电路有几个输入变量，几个输出变量，有多少信息需要存储。 对每个需要记忆的信息用一个状态来表示，从而确定电路需要多少个状态。 (2) 选择触发器，并进行状态分配 a. 选触发器类型和数量 每个触发器有两个状态0和1，n个触发器能表示 2n个状态。如果用N表示该时序电路的状态数， 则有: 2n-1 N ? 2n b. 状态分配 所谓状态分配是指对状态表中的每个状态S0、S1、···、S2n的编码方式。 状态分配不同，所设计的时序电路的复杂程度也不同。 若选择S0 = 0000，S1 = 0001，···，无须进行状态分配。若状态数N ? 2n，多余状态可作为任意项处理。 c. 列状态转换表、画状态转换图 根据状态分配的结果可以列出状态转换真值表，由状态转换真值表可以画出状态转换图。 (3) 写出三个向量方程 a. 求状态方程和输出方程 由状态转换真值表，画出次态卡诺图，从次态卡诺图可求得状态方程。 如设计要求的输出量不是触发器的输出Qi，还需写出输出Z与触发器的现态Qn相关的输出方程。 b. 写出驱动方程和时钟方程 将a中得到状态方程与触发器的特性方程相比较，可求得驱动方程。对于异步时序逻辑电路还需写出时钟方程。 (4) 画逻辑电路图 根据驱动方程和输出方程，可以画出基于触发器的逻辑电路图。 (5) 检查自启动 同步时序电路中，时钟脉冲同时加到各触发器的时钟端，只需求出各触发器控制输入端的驱动方程。 7.3.2 同步时序电路的设计 [例1] 用下降沿触发的JK触发器设计同步8421BCD码的十进制加法计数器。 [解] (1) 根据设计要求，作出状态转换图。 依题意，十进制计数器需要用十个状态来表示。十个状态循环后回到初始状态。设这十个状态为S0、S1、S2、···、S9。 画状态转换图。 S0 S1 … S9 (2) 选择触发器的类型、个数以及进行状态分配 a. 选择所用触发器的类型和个数 选择JK触发器。因为状态数N