CISC中央处理器学习教程.pptVIP

第5章 CISC中央处理器 CISC与RISC是两个不同的体系，其设计思想不同。 给出了CISC的一种结构，讨论了算术逻辑运算类、数据传送类、条件转移类和无条件转移类指令的运行过程。这些指令的寻址方式有立即寻址方式、直接寻址方式、间接寻址方式、基址寻址方式等。 建立了有限状态机，讨论了控制器的设计，包括硬布线控制技术（又称为组合逻辑控制技术）和微程序控制技术。 5.1 CISC的特点概述 很难严格地给CISC或RISC下一个精确的定义。以下几个方面是CISC的特征。 CISC系统提供的寄存器数量比较少； 寻址方式复杂； 指令格式复杂； 指令运行的周期长短不一。 复杂的指令系统难以采用硬布线方式实现控制，通常需要采用微程序（微代码）来实现控制。 5.2 CPU的结构 CPU可以有多种不同的结构，这里的CPU采用内部总线型结构，如图5.1所示。图5.1给出了CPU数据路径的主要部分，但并没有建立完整。 在第4章中给出了完整的CPU数据路径，读者可以仿照第4章那样，对图5.1进行完善，建立完整的数据路径。 5.2.1 CPU内部各个部件的功能 图5.1中的各个部件以及信号的含义如下。 CU：控制单元（也称为控制器），用于产生控制信号。见图5.1。 IR：指令寄存器，存放当前正在运行的指令。 一般说来，指令寄存器IR中的内容在本条指令完全运行完毕之前是不能修改的。见图5.1。 5.2.1 CPU内部各个部件的功能 PC：程序计数器，存放正在运行或即将运行的指令的地址，通常具有计数功能。见图5.1。 对于顺序运行的情况，PC更新的一般规则是：PC←PC+d（或记为PC=PC+d）。 对于固定字长的指令系统，d是一个常数；对于可变字长的指令系统，d是一个变量。 若存储器按字节编址，而且PC能够访问到存储器的字节，则d就是存储器一个字所包含的字节的个数（例如，在第4章中一个存储字包含有4个字节，于是d=4）。 如果PC只能访问到存储器的字（称为字地址对齐），则d=1，意味着PC+1后就是下一条指令的地址。 5.2.1 CPU内部各个部件的功能 MAR：存储器地址寄存器，用于存放将被访问的存储单元的地址。见图5.1。 MDR：存储器数据寄存器，用于存放准备存入存储器中的数据或最近从存储器中读出的数据。见图5.1。 ALU：算术逻辑单元，用来完成算术逻辑运算。见图5.1。 AC：累加寄存器（简称为累加器），是ALU的一个输入寄存器，对于一地址指令，它也是一个默认的目标寄存器，即运算结果要存入AC。见图5.1。 5.2.1 CPU内部各个部件的功能 Y：通用寄存器，是ALU的一个输入寄存器。见图5.1。 Z：ALU的输出寄存器，是ALU的输出寄存器，ALU的每一次运算的结果都会写入寄存器Z中，因此，Y不需要专门的控制信号。见图5.1。 B：基址寄存器，用于基址寻址方式的寄存器，也兼作通用寄存器。见图5.1。 通过使用这些寄存器，CPU和存储器可交换信息。例如，把即将要运行的指令的地址从PC送至MAR，启动存储器的读操作，存储器就可将指定地址单元内的指令读至MDR，再由MDR送至IR。见图5.1。 5.2.2 CPU的工作过程 内部总线 存储器访问 ALU操作 见图5.1。 5.2.2 CPU的工作过程 假设CPU内部总线（简称为内部总线）包括内部数据总线和内部控制总线，它们分别占据不同的位数。见图5.1。 图5.1中的控制信号共有20个，其中有19个控制信号由控制单元CU产生（Zero信号除外，它由ALU产生）。假设这19个控制信号由控制单元CU提供，并且每个控制信号由一根控制线提供，19根控制信号线占第0~18根内部总线。又假设内部数据总线为16根，占第19~34位。以上假设的目的是使得在一个CPU内部总线周期内，可以同时读出控制信号和数据信号（或地址信号）。 ALU完成相关的算术逻辑运算。 5.2.2 CPU的工作过程 内部总线周期：从数据稳定地传送到内部总线上到被稳定地从内部总线上读取的最短时间间隔。 对于存储器的访问，在内部总线周期内，需要指令提供存储器的地址及访问存存器的控制信号 。 存储器的地址存放在MAR（存储器地址寄存器）中。 存储器根据MAR中提供的地址访问存储器，将对应单元的内容读出，并存放在寄存器MDR（存储器数据寄存器）中，这是一个额外的存储器访问周期，该周期内部总线空闲。见图5.1 。 5.3 CPU的指令系统 CISC指令系统是发展较早的一类指令系统。为了节约成本，CPU内部通常使用数量较少的寄存器。由于寄存器的数量少，不够用，使得许多指令必须使用存放于存储器中的操作数，这就造成了寻址方式的复杂化。 与CISC不同，RISC的CPU内部大量使用寄存器，算术逻辑运算只能使用寄存器操作数，不准使用存储器操作数，即不需要