基于FPGA的FFT算法.docVIP

基于FPGA的可扩展高速FFT处理器的设计与实现 来源：电讯技术　作者：刘晓明　时间：2007-07-12　发布人:卢春妙 　　式中k=0，1，…，N-1。 　　若N=r1r2的组合数，可将n(n＜N)表示为? 　　式(2)的意义在于，计算组合数N=r1r2点DFT，等价于先求出r2组r1点的DFT，其结果经过对应旋转因子的相位旋转后，再计算r1组r2点的DFT。实际应用中，DFT往往用它的快速算法FFT实现，因而式(2)中的r1点DFT和r2点DFT都用r1点FFT和r2点FFT实现。 三、可扩展FFT处理器实现结构?　　根据式(2)的FFT算法原理设计FFT处理器的可扩展结构如图1所示。? 　　采用流水线模块化级联结构，把FFT处理器划分成短点数FFT、级间混序RAM和相位旋转等功能模块，设计的各功能模块可以重复利用，通过复用或增减各功能模块可以灵活改变FFT处理器的计算规模，而且不增加设计量。在图1结构中，当Li＝1时，就演变成了基2 FFT；当Li＝2时，就演变成了基4 FFT；同理，当Li≠Lj时，就演变成了高组合数的混合基FFT。1.短点数FFT阵列结构? 　　－Tukey算法结构实现时，有大量的复数乘法实际上转化为加减运算，所以用阵列结构实现不但具有速度快的优点，而且所用器件资源也减少很多，通过对阵列结构短点数FFT进行时分复用，可以提高运算单元的使用效率。 2.相位旋转运算单元 　　 　　实现短点数FFT级间相位旋转，采用ROM存储旋转因子与数据复乘的传统方法，不仅涉及乘法运算，而且会消耗大量存储器资源。 　　 　　利用CORDIC算法实现组合数FFT级间数据的相位旋转，把乘法转化成加减法运算，适合FPGA的大规模集成。可以设计出统一结构的CORDIC处理器模块，重复利用于不同级间实现相位旋转，而且其控制逻辑非常简单。 　　 　　(1)CORDIC算法原理 　　 　　复数P=x+jy旋转角度θ得到Q的表达式：? 　　如果旋转角度θ可以分解成n个小角度φi之和，即：? 　　公式: 　　(2)CORDIC处理器结构设计 　　 　　本文提出了一种流水线CORDIC处理器结构的解决方案。实现式子(4)的迭代运算时采用补码移位和补码加减运算，可以减少大量求补运算，其迭代结构如图2所示。 　　前者在于左移补零的位数的不同，这样，只需要改变n0k0的放大倍数(改变左移低位补零的位数)，就可以把同一方向向量功能模块级联到图1 FFT处理器的不同级间来计算CORDIC处理器的MSBi，这就大大地减小了重复设计，其迭代结构如图3所示。 3.RAM结构及其级间数据混序用流水线读/写RAM地址发生器的设计 　　 　　设计的RAM，每个存储单元为32 bit，高16位为复数的实部，低16位为复数的虚部。输入输出数据接口用RAM设计为乒乓结构，用两块相同的RAM交替读出或交替写入数据，这样就放宽了对I/O操作速度的要求，使得外围电路可以不必工作于FPGA系统时钟。 　　级与级之间数据混序用RAM设计为读/写RAM，对RAM同一存储单元用两个时钟完成一次读/写操作，即用流水线读/写同一块RAM来实现级与级之间的数据混序。此结构取代了用两块RAM完成数据混序的乒乓结构的传统方法，不涉及存储器之间的读写切换，控制逻辑非常简单，而且消耗的存储器资源节省一半，这是实现结构可灵活扩展的高速FFT处理器的关键和难点。可以通过理论推导，求得第i级FFT与第i-1级FFT级间混序用RAM的奇次读/写地址为 　　的基础上向左循环移位，位长为Li-Li-1位；同时，后者又表示在前者的基础上向左循环移位，位长为Li-Li-1位，从而形成地址的循环移位规律。把Li-1=Li和Li-1Li两种情况统一起来，即Li-1=Li时，Li-Li-1=0，不用循环移位，只需要计数器的高Li-1位和低Li-1位进行交替。利用此地址发生规律，可以设计基于图1结构的基2、基4等任意基x FFT以及混合基FFT级间数据混序用流水线读/写RAM地址发生器。 4.8×4×2点组合数FFT处理器的实验结果及其分析 　　 　　我们利用FPGA实现的各功能模块按图1实现结构组装了8×4×2点组合数FFT处理器，通过仿真验证了其设计的正确性后，又在FPGA实验板上对它进行了硬件验证，其实验验证平台如图4所示。 　　硬件验证时采取的实验方法是，用相同的抽样频率fs等间隔地抽取不同频率单频正弦信号相同点数64点，即固定FFT的频率分辨率fr，利用设计的64点FFT处理器计算其幅度谱，观察其幅度谱中直流分量谱线和谐波分量谱线间隔大小的变化，把实验结果和理论分析结果进行对照，以确认FFT处理器工作的正常与否。 　　 　　系统时钟工作