基于FPGA的数字钟课程设计.docVIP

计算机与信息工程系 《脉冲与数字电路》 课程设计报告 专业 通信工程 班级 B090507 学号 姓名 张亚威 报告完成日期 2011/06/24 指导教师 秦玉洁 评语： 成绩： 批阅教师签名： 批阅时间： 任务和设计要求设计具有时、分、秒计数显示，以24小时循环计时的时钟电路，带有清零和校准功能； 设计原理采用硬件描述语言Verilog 进行编程，实现20MHZ晶振到1HZ的分频；采用verilog语言实现数字表功能实现的各个模块；通过各个模块的代码生成相应的模块原理图；再将各个模块生成的原理图进行叠加组成一个数字表系统； 系统设计设计的数字表有6个输入，16个输出；6个输入中，有一个是时钟信号，开发板上的28号引脚输入的50MHZ的时钟信号；一个清零端，当数字表正常显示时，按下清零端可以实现数字钟整体电路图： 各个模块设计 基于EP1C6Q240C8的数字钟设计，有6个模块组成： Fdiv 分频模块 Control 模式选择模块 Tune 校正模块 Zoushi 时间正常运行模块 Saomiao 数码管动态扫描