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硬件课程设计
实验指导书
李军
2012.6
目录
实验一 秒表设计 3
实验二 数字钟设计 5
实验三 数字电压表设计 7
实验四 8位16进制频率计设计 10
实验五 矩阵键盘控制接口设计 11
附录 实验开发系统硬件介绍 16
实验一 秒表设计
一、实验说明:
秒表的逻辑结构较简单,它主要由显示译码器、分频器、十进制计数器、报警器和6进制计数器组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲,除此之外,整个秒表还需有一个启动信号和一个归零信号,以便秒表能随意停止及启动。
秒共有6个输出显示,分别为百分之一秒、十分之一秒、秒、十秒、分、十分,所以共有6个计数器与之相对应,6个计数器的输出全都为BCD码输出,这样便于同显示译码器的连接。当计时达60分钟后,蜂鸣器鸣响10声
二、结构组成
四个10进制计数器:用来分别对百分之一秒、十分之一秒、秒和分进行计数;
两个6进制计数器:用来分别对十秒和十分进行计数;
分频率器:用来产生100HZ计时脉冲;
显示译码器:完成对显示的控制。
三、硬件要求:
主芯片EPF10K10LC84-4。
6位八段扫描共阴级数码显示管。
二个按键开关(归零,启动)。
四、实验内容及步骤:
根据电路持点,可在教师指导下用层次设计概念。将此设计任务分成若干模块,规定每一模块的功能和各模块之间的接口。分别进行调试,然后再将各模块合起来联试。以加深层次化设计概念。
了解软件的元件管理深层含义,以及模块元件之间的连接概念,对于不同目录下的同一设计,如何熔合。
适配划分前后的仿真内容有何不同概念,仿真信号对象有何不同,让学生有更深一步了解。熟悉了CPLD设计的调试过程中手段的多样化。
按适配划分后的管脚定位,同相关功能块硬件电路接口连线。
所有模块全用VHDL语言描述。
内部结构图如图50-1所示。
五、实验连线: 输入接口:
代表归零,启动信号RESET、START的管脚分别连接按键开关。
蜂鸣器鸣响信号SPEAKER接蜂鸣器的输入。
代表计数时钟信号CLK的管脚同2.5MHZ时钟源相连。
输出接口:代表扫描显示的驱动信号管脚SEL2,SEL1,SEL0和A~G的连法请参考硬件相关说明。
图50-1 秒表内部结构示意图
实验二 数字钟设计
一、设计要求(数字钟的功能)
具有时,分,秒,计数显示功能,以24小时循环计时。
具有清零,调节小时、分钟功能。
具有整点报时功能,整点报时的同时LED灯花样显示。
二、实验目的:
1.掌握多位计数器相连的设计方法。
2.掌握十进制,六进制,二十四进制计数器的设计方法。
3.掌握多位共阴级扫描显示数码管的驱动,及编码。
4.掌握扬声器的驱动。
5.LED灯的花样显示。
6.掌握EPLD技术的层次化设计方法。
三、硬件要求:
1.主芯片EPF10K10LC84-4。
2.8个LED灯。
3.扬声器。
4.8位八段扫描共阴级数码显示管。
5.三个按键开关(清零,调小时,调分钟)。
四、实验原理:
在同一EPLD芯片EPF10K10上集成了如下电路模块:
1.时钟计数: 秒——60进制BCD码计数;
分——60进制BCDD码计数;
时——24进制BCDD码计数;
同时整个计数器有清零,调分,调时功能。在接近整数时间能提供报时信号。
2.具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。
3.扬生器在整点时有报时驱动信号产生。
4. LED灯按个人口味在整点时有花样显示信号产生。
五、实验内容及步骤:
1.根据电路持点,可在教师指导下用层次设计概念。将此设计任务分成若干模块,规定每一模块的功能和各模块之间的接口。让几个学生分做和调试其中之一,然后再将各模块合起来联试。以培养学生之间的合作精神,同时加深层次化设计概念。
2.了解软件的元件管理深层含义,以及模块元件之间的连接概念,对于不同目录下的同一设计,如何熔合。
模块说明:
各种进制的计数及时钟控制模块(10进制、6进制、24进制);
扫描分时显示,译码模块;
彩灯,扬声器编码模块;
原理图示
六、实验连线: ◎输入接口:
代表清零,调时,调分信号RESET,SETHOUR,SETMIN的管脚分别连接按键开关。
代表计数时钟信号CLK和扫描时钟信号CKDSP的管脚分别同1HZ时钟源和32HZ(或更高)时钟源相连。
◎输出接口:
代表扫描显示的驱动信号管脚SEL2,SEL1,SEL0接实验箱上的SEL0~SEL2,A…G接八位数码管显示模块的A~G。
代表扬声器驱动信号的管脚SPE
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