EDA设计报告-数字时钟.doc

设 计 报 告 课程名称 在系统编程技术 任课教师 设计题目 数字时钟 班级 09级通信工程（2）班 姓名 学号 日期 2012年05月29日  目录 前言 1 摘要 2 关键词 2 正文 2 一、题目分析 2 1、实验目的 2 2、根据目的及要求确定总体方框图 2 3、须完成的技术指标或功能要求 2 二、设计方案和设计内容 3 1、设计方案 3 2、设计内容 3 三、设计原理及框图细化 3 1、数字钟的工作原理 3 2、数字钟设计的电路原理图 4 3、数字钟模块功能说明 4 四、编写应用程序并仿真 4 1、相关程序代码见附件。 5 2、相关仿真图如下： 5 五、全系统联调，画出整机电路图和波形图 6 1、整机电路原理图画出后如图3.2。 6 2、全系统联调后的波形图和仿真图 6 六、硬件测试及说明 7 1、编程下载 8 2、硬件调试 8 七、结论 9 八、课程总结 9 九、参考文献 10 十、 附录（课题背景介绍和源程序） 10 1、EDA技术 10 2、VHDL的简介 10 3、VHDL语言的特点 10 4、VHDL的设计流程 11 5、源程序代码 11 前言 近年来，集成电路和计算机应用得到了高速发展，现代电子设计技术已迈入一个崭新的阶段，具体表现在：（1）电子器件及其技术的发展将更多地趋向于为EDA服务；（2）硬件电路与软件设计过程已高度渗透；（3）电子设计技术将归结为更加标准、规范的EDA工具和硬件描述语言VHDL的运用；（4）数字系统的芯片化实现手段已成主流。因此利用计算机和大规模复杂可编程逻辑器件进行现代电子系统设计已成为电子工程类技术人员必不可少的基本技能之一。 随着社会的发展，科学技术也在不断的进步。特别是计算机产业，可以说是日新月异，数字钟作为计算机的一个组成也随之逐渐进入人们的生活，从先前的采用半导体技术实现的数字钟到现在广泛应用的采用高集成度芯片实现的数字钟。数字钟正在向着功能强，体积小，重量轻等方向不断发展，本设计主要介绍的是一个基于超高速硬件描述语言VHDL对数字钟中显示电路进行编程实现。 摘要： EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为24时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比较器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用QUARTUS ?II软件进行电路波形仿真，下载到EDA实验箱进行验证。 关键词：数字钟 EDA VHDL语言 正文： 一、题目分析 1、实验目的 （1）、熟练地运用数字系统的设计方法进行数字系统设计； （2）、能进行较复杂的数字系统设计； （3）、按要求设计一个数字钟。 2、根据目的及要求确定总体方框图 图1.1数字钟实现原理框图 3、须完成的技术指标或功能要求 （1）、时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分 ——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 （2）、时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 （3）、清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。 （4）、蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。 （5）、LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号。 二、设计方案和设计内容 1、设计方案 根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟均是采用6进制和10进制的组合。 2、设计内容 利用VHDL设计数字钟显示电路的各个模块，并使用EDA工具对各模块进行仿真验证。数字钟显示电路的设计分为下面几个模块：秒计数模块、分计数模块、小时计数模块.。完成以后把各个模块整合后，显示相应的输出状态。具有可清零、可调时，具有花样显示及整点报时的功能。要求显示秒、分