数电实验仿真.docVIP

实验八 计数器及其应用设计仿真报告 实现方式：multisim仿真 一、用74LS192设计一个具有复位功能的模24加法计数器 设计思路：模为24，所以需要两片74192，XFG1是信号发生器，作为输入计数脉冲从U5的UP端输入，ABCD为数据输入端，LOAD为置数端，输入低电平有效，CLR为复位端，输入高电电平有效，QAQBQCQD位数据输出端，输出高电平有效，BO和CO分别为借位端和进位端，输出低电平有效。U4为高位（十位），U5为低位（个位），当U5个位加计数到1001之后产生一个进位信号，向高位U4UP输入一个有效的进位信号，每输入一个有效信号，U4端加计数一次，直到U4输出为0010的同时U5输出为0100，与非门U3A有效输出0，再通过一个由与非门构成的等效非门输出为1，同时给U4和U5的CLR复位端一个有效信号，将U4和U5的ABCD同时复为0000，重复以上步骤，即一个模为24的加计数器。 其逻辑图如下图所示： 其仿真图如下图所示： 二、用74LS192构成一个三进制异步加法计数器 状态转换图: 设计思路:XFG1是信号发生器，作为输入计数脉冲，XSC1是数字示波器，用来观察QA、QB的波形，ABCD为数据输入端，LOAD为置数端，输入低电平有效，CLR为复位端，输入高电电平有效，QAQBQCQD位数据输出端，输出高电平有效，BO和CO分别为借位端和进位端，输出低电平有效。当输出为0010时，与非门有效输出0，再通过一个由与非门构成的等效非门输出为1，给CLR复位端一个有效信号，将ABCD复为0000，重复以上步骤，即一个三进制异步加计数器。 其逻辑图如下图所示： 其仿真如下图所示： 三、用74LS192设计以4*6计数方式显示的模24计数器 设计思路:4*6计数，用两片74LS192来实现，XFG1是信号发生器，作为输入计数脉冲，ABCD为数据输入端，LOAD为置数端，输入低电平有效，CLR为复位端，输入高电电平有效，QAQBQCQD位数据输出端，输出高电平有效，BO和CO分别为借位端和进位端，输出低电平有效。U1为高位，U2为低位，当U2加计数到0100时，U2的QC给的复位端其CLR一个有效的复位信号，将U2的DCBA同时复为0000，同时给U1的UP输入一个有效的计数脉冲，U1加计数一次，重复此过程，直到U1输出0110，U2加计数到0100时，与非门U3A有效输出0，再通过一个有与非门构成的等效非门输出为1，给U1的CLR复位端一个有效信号，将U1的ABCD同时复为0000，同时U2的ABCD也复为0000，重复以上步骤，即一个以4*6计数方式显示的模24计数器。 其逻辑图如下图所示： 其仿真如下图所示： 四、用74LS192设计以3*8计数方式显示的模24计数器 设计思路:3*8计数，用两片74LS192来实现，XFG1是信号发生器，作为输入计数脉冲，ABCD为数据输入端，LOAD为置数端，输入低电平有效，CLR为复位端，输入高电电平有效，QAQBQCQD位数据输出端，输出高电平有效，BO和CO分别为借位端和进位端，输出低电平有效。U4为高位，U5为低位，当U5加计数到1000时，U5的QD给其复位端CLR一个有效的复位信号，将U5的DCBA同时复为0000，同时给U4的UP输入一个有效的计数脉冲，U4加计数一次，重复此过程，直到U4输出0010，U5输出为1000时，与非门U3A有效输出0，再通过一个由与非门构成的等效非门输出为1，给U4的CLR复位端一个有效信号，将U4的ABCD同时复为0000，U5的DCBA也同时复为0000，重复以上步骤，即一个以3*8计数方式显示的模24计数器。 其逻辑图如下图所示： 其仿真如下图所示： 五、设计一个利用开关控制的可加可减的计数器 （一）利用译码器74138设计 设计思路：A作为控制端，当A为1时，U13的数据输入端CBA为001，G2B输入一个方波，其他输入端均为有效输入，当G2B为高电平时，译码器被禁止，输出端Y1端无效输出1，当G2B为低电平时，译码器工作，输出端Y1端有效输出为0，等效于一个计数脉冲输入U3的DOWN端，U3做减计数，为十进制的减计数器。反之，当A为0时，则为十进制的加法计数器。 其逻辑图如下图所示： 其仿真（加计数）如下图所示： 其仿真（减计数）如下图所示： （二）利用两个单刀双掷开关设计的手动可加可减计数器 设计思路：U3的脉冲信号输入端UP和DOWN分别接上单刀双掷开关，两个开关的一端都接上信号发生器，另一端接高电平，当UP为1时，DOWN接输入脉冲，为减计数，当DOEN为1时，UP接输入脉冲，为加计数。 其逻辑图如下图所示： 其仿真（加计数）如下图所示： 其仿真（减计数）如下图所示： 六、（思考题）用74LS192反馈归