基于EDA的数字时钟课程设计报告.docVIP

中南大学 EDA课程设计报告 指导老师： 张静秋 姓 名： 梁雪林 学 号： 0909091925 专业班级：自动化0905 目录 一、设计内容简介 2 二、设计要求 2 基本要求 2 提高部分要求 3 三、方案论证（整体电路设计原理） 3 四、各个模块设计原理 4 4.1 分频电路模块设计 5 4.2 秒计时器模块设计 7 4.3 分计时器模块设计 9 4.4 小时计时器模块设计 11 4.5 报时模块设计 13 五、实验中遇到问题及解决方法 20 六、结论 20 七、实验心得 21 八、参考文献 22 设计内容简介 设计一个数字钟，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。 我设计的电路在具有基本功能的基础上，增加了下列功能：改变分频比、不同整点不同报时等； 二、设计要求 基本要求 1、能进行正常的时、分、秒计时功能； 2、分别由六个数码管显示时分秒的计时； 3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）； 4、K2是系统的校分开关； 5、K3是系统的校时开关； 提高部分要求 1、使时钟具有整点报时功能（当时钟计到59’50”时开始 报时，四个不同整点发出不同声音）； 2、分频比可变； 三、方案论证（整体电路设计原理） 本实验在实现实验基本功能的基础上，加入了整点报时等功能； 图1为实验功能方框图： 图1 实验方框图 数字计时器基本功能是计时，因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为4KHZ，通过分频获得所需脉冲频率（1Hz,1KHz,500Hz）。为产生秒位，设计一个模60计数器，对1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数器构成；为产生时位，用一个模24计数器对分位的进位脉冲进行计数。整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。 显示功能是通过数选器、译码器、码转换器和7段显示管实现的。因为实验中只用一个译码显示单元，7个7段码（6个用于显示时分秒，一个显示星期），所以通过4个7选一MUX和一个3-8译码器配合，根据计数器的信号进行数码管的动态显示。 清零功能是通过控制计数器清零端的电平高低来实现的。只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。 校分校时功能由防抖动开关、逻辑门电路实现。其基本原理是通过逻辑门电路控制分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提供；当按下校分校时开通时，既可以手动触发出发式开关给进位脉冲，也可以有恒定的1Hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。为实现可靠调时，采用防抖动开关（由D触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动。 保持功能是通过逻辑门控制秒计数器输入端的1Hz脉冲实现的。正常情况下，开关不影响脉冲输入即秒正常计数，当按下开关后，使脉冲无法进入计数端，从而实现计时保持功能。 整点报时功能可以通过组合逻辑电路实现。当计数器的各位呈现特定的电平时，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以指定频率发音报时。 四、各个模块设计原理 总体的顶层原理图如下： 分频电路模块设计 一、原理图： 二、源代码: Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity fenp IS Port( clk : IN STD_LOGIC; clk1k : OUT STD_LOGIC; clk500: OUT STD_LOGIC; clk1hz:OUT STD_LOGIC ); End; Architecture one of fenp is Signal F1k:STD_LOGIC; signal F500:std_logic; signal F1:std_logic; begin p1:process(clk) variable cnt1:std_logic_vector(1 downto 0); variable cnt12:std_logic_vector(2 downto 0); variable cnt13:std_logic_vector(11 downto 0); begin if clk=1 and clkevent then