基于FPGA的出租车简易计数器设计.docVIP

一、任务： 设计一个出租车计价器，主要功能为： 当出租车启动时，开始记里程数，并且计费，起始费用为7.0元； 当出租车等待时，不计数和收取费用； 当出租车停止时，不进行任何计数和收费。 目的： 培养综合运用知识和独立开展实践创新的能力； 掌握FPGA设计步骤及流程； 3、深入学习Verilog HDL，了解其编程环境； 4、学会运用Modelsim和Quartus II等编程仿真软件； 5、将硬件语言编程与硬件实物功能演示相结合，加深理解Verilog HDL的学习； 三、使用环境： 1、软件：Modelsim和Quartus II等编程仿真软件； 2、硬件：FPGA DE2开发板。 四、课程设计详细方案及功能验证： 1、设计规范： 1、功能描述 1.当按动计价启动按钮时，开始计价，按车轮转动一周产生一个时钟脉冲，且一周距离为2m。 2.当里程数在3km内时（包括3km），计价器显示起步价7.0元。 3.当里程数大于3km时，每km增加2元。 4. 里程数精确到0.1km,价格精确到0.1元，价格和里程数用数码管显示。 2、顶层划分 管脚功能： 管脚名称 PIN 功能 CLK input 输入时钟50M rst input 复位信号 start input 计价启动/暂停/停止信号 Led1 output 里程数信号十位 Led2 output 里程数信号个位 Led3 output 里程数信号小数点后一位 Led4 output 价格信号十位 Led5 output 价格信号个位 Led6 output 价格信号小数点后一位 3、子模块描述 1、分频模块 1功能描述： 通过分频，产生一个10hz的分频时钟信号。 2管脚功能： 管脚名称 PIN 功能 CLK input 原时钟信号 counter input 计数信号 rst input 复位信号 start input 计价启动/暂停/停止信号 fclk output 分频时钟信号 即模拟车轮每转动一圈所用时间 3实现原理: 当复位信号有效时，counter，fclk清零，当复位信号无效且计价开始信号有效时，counter开始自加， 每加到2500000，fclk取反，生成一个1hz的时钟信号，即模拟车轮每转动一圈产生脉冲。 4代码: module fclk(CLK,rst,fclk); input CLK,rst; output fclk; reg[24:0] counter; reg fclk; always @(posedge CLK or negedge rst) begin if(!rst) begin fclk = 1d0; counter = 25d0; end else begin counter = counter + 25d1; if(counter == 25d2500000) begin counter = 25d0; fclk = ~fclk; end end end endmodule 2、计数模块 1功能描述: 当fclk上升沿来临时，count自加1，当count加到25次时，即出租车行驶0.1km时（以车轮转一周为2m计算），标志信号load取反。 2管脚功能: 管脚名称 PIN 功能 fclk input 计数器时钟信号 count input 计数信号 rst input 复位信号 start input 计价启动/暂停/停止信号 load output 计数结束标志信号 3实现原理: 当复位信号有效时，count，load清零；当复位信号无效且计价开始信号有效时，count开始自加， 每加到50，load=~load. 4代码： module counter(fclk,rst,start,load); input fclk,rst,start; output load; reg load; reg[4:0] count; always @(posedge fclk or negedge rst) begin if(!rst) begin load= 1d0; count = 5d0; end else begin count = count + 5d1; if(start == 1d1) begin if(count == 5d2