嵌入式开发教程之3G移动终端基带信号处理器设计与实现.pptVIP

嵌入式开发教程之3G移动终端基带信号处理器设计与实现 前言 1 设计思路 2 硬件实现 2.1 接口 2.2 主控模块 2.3 实时数据处理模块 2.4 FPGA模块设计 2.5 PFGA与RF的接口、总线及时序控制设计 3 软件实现 4 结束语 　　随着数字技术的进步，高速、超大规模集成电路广泛使用，3G移动终端基带信号处理系统正朝着灵活、高度集成化、模块化、通用化的方向发展。基带信号处理器是数字技术与通信技术相结合的产物，它能灵活处理数字基带信号，调制无线信号以便实现同通信网络系统前端基站的无线通信。文章设计了一种基于先进微处理器(arm)、数字信号处理(DSP)和现场可编程门阵列(FPGA)体系结构的3G移动终端基带信号处理器。这种体系结构的优点在于当提供更能满足客户需求的先进处理器时，整个系统容易集成，而且可以通过软件方法方便地增加功能，而不必定制只读存储器(ROM)编码的新芯片。同时系统使用软件实现联合检测和信号解码功能，通过软件更新轻松实现对系统的任何升级，无需硬件修改。 前言 　　随着实时数字信号处理技术的发展，ARM、DSP和FPGA体系结构成为3G移动终端实现的主要方式。本文的设计通过arm对目标及环境进行建模、运算，生成网络协议仿真数据库，应用DSP进行数据调度、运算和处理，最后形成所需的调幅、调相、调频等控制字，通过FPGA控制收发器芯片产生射频模拟信号。利用数字芯片之间的通用性，arm与DSP间的通信，不仅能实时处理接收和发送的数据，还可以适应不同移动网络的具体要求，同时方便加载新的程序。FPGA数字频率合成技术以其在频率捷变速度、相位连续性、相对带宽、高分辨率以及集成化等方面的优异性能，为 3G移动终端射频信号模拟的实现方式提供了选择。 1 设计思路 　　本系统主要部分是ARM主控模块、DSP实时数据处理模块和FPGA信号生成模块。arm主控模块实现物理层与协议栈的通信，接收高层的指令，执行相应的任务。如协议栈需要在某些子帧中的某个或几个上行时隙发送数据到核心网，在某些子帧中的某个或几个下行时隙接收核心网的数据，这时把所有的指令和数据都存放在同步动态随机存储器(SDRAM)中，然后通知DSP去执行。DSP实时数据处理模块得到数据和命令后，首先处理发送数据，对数据进行信道编码调制、CRC附着、交织、扩频调制等，然后处理接收数据，如信道估计、去干扰、CRC校验、信道解码、解扩、唯特比解码等。FPGA为信号生成模块，管理26 M时钟，进行分频的任务，控制模拟基带(ABB)的自动发送功率控制(APC)、自动接收增益控制(AGC)、自动频率控制(AFC)等，同时也实时控制射频(RF)的工作。当DSP中的一些算法非常稳定后，可以用FPGA来实现这些算法，减少DSP的处理负担。 2嵌入式开发教程之硬件实现 　　arm与DSP的数据交换是通过双口随机存储器(RAM)来实现的，即图1中的SDRAM，起到上下行控制命令、参数和数据等缓存和交换的作用。这里收发双口RAM数据线的位数大小为16 bit， SDRAM 存储大小为128 M。硬件中断信号线8(INT8)与硬件中断信号线9(INT9)每5 ms相互产生一次，等于TD-SCDMA空口信号的子帧中断，同时也可以作为ARM与DSP的控制命令、响应来实现arm与DSP之间的通信。 　　FPGA的主要的接口有data_out[15:0]接口，与数模转换器(A/D)接口和与RF接口。 　　data_out[15:0]接口用来输出FPGA运算的结果，与DSP的数据总线挂接在一起，在FPGA内部设置一个三态门，开门信号就是 FPGA的片选信号CE。当CE不选通的时候，三态门输出为高阻状态，不会影响DSP的数据总线。在每一个样点间隔的时间内，FPGA运算出相关值的实部和虚部，将它们分别锁存在4个16 bit的锁存器中，并将与DSP相连的data_ready信号置高电平，表示数据已经准备好。 2.1嵌入式开发教程之接口 DSP检测到data_ready为高后会进行读操作，用地址总线的高几位产生出片选信号将FPGA选通，通过地址总线的低两位A0、A1来选择4个锁存器的其中一个，依次读取实部和虚部两个32位数的高16位和低16位。FPGA内部会对DSP的读操作计数，确认数据分4次读出后，则将data_ready置低，直到下一次运算完毕后再抬高。FPGA的频率、相位和幅度控制字的设置和控制信号的产生由TMS320C5510完成，FPGA可以看作是异步存储设备与TMS320C5510的外存储器接口 (EMIF)相连，EMIF采用32 bit总线。 　　与数模转换器(A/D)接口的A/D一端连接ABB，另一端连接FPGA，传输要发送的数据和移动网络接收的数据。在与A/D的接口部分中，有 3个输