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实验三 十进制计数器的设计 实验原理 　　利用VHDL语言设计一个带有异步复位和同步时钟使能的十进制加法计数器。十进制加法计数器的外围引脚图如图1所示。 　　图1　十进制计数器的外围引脚图 实验要求 知识点 难点指导 实验目的 　　利用VHDL语言描述计数器时，如果使用了程序包ieee.std_logic_unsigned，则在描述计数器时就可以使用其中的函数“+”（递增计数）和“-”（递减计数）。 　　假定设计对象是增1计数器并且计数器被说明为向量，则当所有位均为‘1’时，计数器的下一状态将自动变成‘0’。 　　如果设计的是十进制计数器，那么当输出为“1001”时，下一时钟脉冲到来时，输出端应复位为初始状态“0000”，从而构成十进制计数器。 计数器的设计 程序包ieee.std_logic_unsigned 的使用； 知 识 点 难点指导 时序逻辑电路的概念，及相应时序电路的设计方法 计数器的概念及设计方法 通过温习课堂教学中相关知识或查阅相关资料。 4. 注意管脚锁定。 3. 时序逻辑电路设计过程中时钟脉冲的边沿测试； 实验三 十进制计数器的设计 实验要求 知识点 难点指导 实验目的 实验发挥 基本仪器 　　设计一个模为60，具有异步复位、同步置 数功能的8421BCD码计数器。 计算机、实验板、软件平台、可编程器件EP1K30TC144-3 实验三 十进制计数器的设计 实验要求 知识点 难点指导 实验目的 实验四 　8位移位寄存器的设计 —EDA设计型实验 1. 掌握时序逻辑电路的设计方法； 3. 掌握VHDL语言的基本描述语句的使用方法 。 设计并实现一个带有同步复位的8位移位寄存器。 实验目的 实验要求 2. 掌握VHDL语言的基本结构； 选做题 实验要求 知识点 难点指导 实验目的 实验四 8位移位寄存器的设计 实验原理 　　移位寄存器除了具有存储代码的功能以外，还具有移位功能。所谓移位功能，是指寄存器里存储的代码能够在移位脉冲的作用下依次左移或右移。因此，移位寄存器不但可以用来寄存代码，还可以用来实现数据的串并转换、数值的运算以及数 据处理等。 图1给出了一个8位的移位寄存器的外围引脚图，此移位寄存器具有左移一位或右移一位、并行输入和同步复位的功能。 实验要求 知识点 难点指导 实验目的 　　图1　8位移位寄存器的外围引脚图 　　图中，CLK为时钟输入端；DATA为8位数据输入端；RESET为同步复位端，RESET＝1时复位有效；SHIFT＿LEFT为左移数据输入端；SHIFT＿RIGHT为右移数据输入端；MODE为模式选择输入端，MODE＝01时右移一位，MODE＝10时左移一位，MODE＝11时，并行输入；QOUT为数据输出端。 移位寄存器的设计 时序逻辑电路设计过程中时钟脉冲的边沿测试； 知 识 点 难点指导 时序逻辑电路的概念，及相应时序电路的设计方法 移位寄存器的概念及设计方法 通过温习课堂教学中相关知识或查阅相关资料。 实验四 8位移位寄存器的设计 实验要求 知识点 难点指导 实验目的 实验发挥 基本仪器 采用不同的设计方法重新设计此移位寄存器。 计算机、实验板、软件平台、可编程器件EP1K30TC144-3 实验四 8位移位寄存器的设计 实验要求 知识点 难点指导 实验目的 实验五 　8位序列检测器的设计 —EDA设计型实验 1. 掌握时序逻辑电路的设计方法； 3. 掌握VHDL语言中顺序语句和并行语句的综合应用。 设计并实现一个带有异步复位的8位序列检测器。 实验目的 实验要求 2. 掌握VHDL语言的基本结构； 选做题 实验要求 知识点 难点指导 实验目的 实验五 8位序列检测器的设计 实验原理 　　序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，这在数字通信领域有广泛的应用。当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在