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16 奈米/14 奈米FinFET 技術：開闢全新的電子技術疆界 Electronicdesign 技術文章原文網址: /digital-ics/16nm14nm- finfets-enabling-new-electronics-frontier 作者: Cadence 晶片實現事業群資深副總裁徐季平(Chi-Ping Hsu) FinFET 技術是電子業界的新一代先進技術，是一種新型 的多重閘極3D 電晶體，提供更顯著的功耗和效能優 勢，遠勝過傳統平面型電晶體。Intel 已經在22nm 上使 用了稱為「三閘極(tri-gate) 」的FinFET 技術，同時許多 晶圓廠也正在準備16 奈米或14 奈米的FinFET 製程。 雖然這項技術具有巨大的優勢，但也帶來了一些新的設 計挑戰，需要整個半導體設計生態系統的廣泛研發和深 層協作，才能夠成功。 FinFET 就是場效應電晶體(FET) ，名字的由來是因為電晶 體的閘極環繞包裹著電晶體的高架通道，或稱為 「鰭」。與平面電晶體相比，這種方法能夠更妥善地控 制電流，並同時降低漏電和動態功耗。與28 奈米製程 相比，16 奈米/14 奈米FinFET 製程可以提高40-50％效 能，或減少50％功耗。有些晶圓廠會直接在16 奈米 Cadence 晶片實現事業群資深副總 /14 奈米上採用FinFET 技術，有些晶圓廠為了更容易轉 裁徐季平(Chi-Ping Hsu) 移到FinFET 技術，會讓高層金屬維持在20nm 。 那麼20 奈米的平面型電晶體還有市場價值嗎？這是一個好問題，在2013 年初，20nm 的 平面型電晶體製程將會全面投入生產，而16 奈米/14 奈米FinFET 量產還需要一到兩年時 間。還有許多關於FinFET 成本和良率的未知變數。但是隨著時間的推移，尤其是伴隨著新 一代行動消費電子設備的發展，我們有理由更加期待FinFET 技術。 和其他新技術一樣，FinFET 也引起了一些設計挑戰，對客製/類比設計人員而言尤其顯著 。 其中之一稱為「寬度量化」，因為FinFET 元件最好是作為常規結構放置在一個網格上。標 準單元設計人員可以更改平面電晶體的寬度，但是不能改變鰭的高度或寬度，所以提高驅 動器強度的最佳做法就是增加鰭的數量。增加個數必須為整數 - 你不能添加四分之三的鰭。 另一個挑戰來自3D 技術本身，因為3D 意味著必須萃取和建模更多的電阻（R ）和電容 （C ）寄生。設計人員不能再只是為電晶體的長度和寬度建模，電晶體內的Rs 和Cs ，包括 本地互連，鰭和閘極，對於預測電晶體的行為都是至關重要的。還有一個問題是層電阻。 20 奈米製程在第一層金屬(M1)下增加了一個局部互連層，其電阻分佈是不均勻的，並且取 決於通道所放置的位置。另外，上金屬層和下金屬層的電阻率差異可能會達到百倍以上。 還有一些挑戰不是來自於FinFET 本身，而是來自16nm 及14nm 上更小的幾何尺寸。一個 是雙重曝光(double patterning) ，這是20nm 及以下製程繼續沿用既有的193nm 曝光設備， 而必須採用的技術。需要額外的光罩，搭配標色分解的製程，在不同的光罩上實現佈局特 性。佈局依賴效應（LDE ）的發生是因為佈局物件放置在靠近其他單元或裝置時，會影響 其時序和功耗。而且隨著幾何尺寸的縮小，電遷移（Electromigration ）變得更顯著。 如前所述，上述問題主要影響客製/類比設計。如果數位設計