112VHDL语言中信号与变量赋值语句的应用.pdfVIP

1.12VHDL语言中信号与变量赋值语句的应用 北京理工大学计算机系 柳莹 蒋本珊 摘要 VHDL是近十几年来得到飞速发展的硬件描述语言 VHDL语言中最常用到的两种数据对 象是信号和变量 信号赋值语句与变量赋值语句分别是VHDL中应用最广泛的并行语句与顺序 语句 把握二者的特点并在电路设计中正确应用是成功完成电路设计的重要因素 关键词 VHDL信号 变量 信号赋值语句 变量赋值语句 一 VHDL语言概述 VHDL是随着EDA(Electronics Design Automation)技术的发展而在近十几年中得到飞速 发展的一种硬件描述语言 VHDL是 Description Language的缩写 于 1987年被 IEEE批准为国际标准 硬件描述语言的发展经历了几十年 其中VHDL由于设计灵活 语法严谨 受到越来越多 IC生产厂家的支持 成为描述 验证和设计电子线路最重要的标准语言之一 VHDL在电子设 计自动化中的应用 使原本复杂的电子线路设计变得软件化 VHDL源程序可以直接用于仿真 对电路设计的逻辑行为和运行功能进行模拟测试 获得许多对原设计进行排错 改进的信息 保证原始设计的正确性 从而降低设计风险 缩短设计周期 减少不必要的资源浪费 用VHDL 设计硬件电路已经成为当前电路设计的发展趋势 二 VHDL语言中的并行语句与顺序语句 在硬件描述语言发展之前 所有的计算机语言都是用来描述算法和软件功能的 程序中 的语句顺序执行 硬件的特性是并行性 要描述硬件电子线路 VHDL语言必然要打破常规语 言的局限性 这就要求VHDL语言中的语句既包括顺序语句也包括并行语句 程序中的并行语 句同时执行 与在程序中的书写顺序无关 因此 用VHDL进行硬件电路设计的开发人员 在 明确所要设计电路功能的同时 还要知道电路执行的顺序 这一点在设计过程中非常重要 把握不好顺序语句与并行语句的区别 所设计电路不能实现预期功能 将导致整个设计的失 败 VHDL语言中的并行语句和顺序语句有很多种类型 其中最常见的顺序语句有if语句 case 语句 null语句 wait语句 loop语句 变量赋值语句等 常见的并行语句包括when语句 with语句 信号赋值语句 block方块语句 component组件定义和port map组件映像等 顺序语句或并行语句在单独使用时很容易区分 即使对于初学者也比较容易掌握 而二者的 混合使用则常常不容易把握 稍有疏忽就不能正确反映电路功能 尤其对于变量赋值语句和 信号赋值语句 二者功能比较接近 使用方法比较类似 更加不易区分 把握好变量和信号 在VHDL中的应用 对于正确设计电子线路十分重要 三 信号与变量及信号赋值语句和变量赋值语句 信号与变量是VHDL语言中的两种对象 信号是并行的对象 变量是顺序的对象 信号代 表电路设计中的硬件连线 是全局变量 可以用作进程之间的通信 变量只是用于暂存数据 的局部存储 是局部变量 只能在它所定义的进程内可见 出了它所定义的程序块就失去意 - 48 - 义 信号可用作进程中敏感信号表中的敏感信号 进程对变量则不敏感 变量的值可以传递 给信号 信号的值不能传递给变量 信号与变量在VHDL语言中都可以被连续地赋值 信号的 赋值符号为=变量的赋值符号为:=信号赋值语句既可以在并行部分使用也可以在顺序部 分使用 例如 信号赋值语句可以用在 if语句中 变量赋值语句只能用在顺序部分 用在 并行部分则会出错 例如 如果在 when语句中使用变量赋值语句则在程序编译时会提示出 错 变量赋值语句在程序中顺序执行 信号赋值语句在程序中并行执行 变量赋值语句与信 号赋值语句是VHDL语言中最常用的两种语句 它们是两种完全不同的概念 正确掌握与灵活 运用变量赋值语句与信号赋值语句 对学好VHDL语言 进而正确设计电子线路具有重要意义 四 变量赋值语句与信号赋值语句实例分析 1 例 1堆栈中信号与变量应用分析 堆栈是计算机语言中常用的一种数据结构 通常可以作为存储单元 这里设计一个数据 宽度为8 长度为8的堆栈 其中clk为时钟信号 rst为异步复位信号 push为压栈信号 pop为出栈信号 datain为输入数据 dataout为输出数据 下面是实现这个堆栈功能的 architecture定义区的源程序 1 if push=1 and pop=0 then--压栈信号使能 for i in 7 d