第4组3位串行加法器.docVIP

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2017-09-01 发布于重庆
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第4组3位串行加法器.doc

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第4组 3位串行加法器_课程报告项目名称:可数字显示的 3位串行进位加法器组员：邵捷(1111122217) 罗洪强(1111122216) 姜帅(1111122204) 指导教师：张凡上课时间：2013/9/16 ~2013/9/27 项目摘要：将三个一位全加器串联，实现0到7的十进制加法运算，加数以二进制的形式从两端口输入。并分别对两个加数与和数进行译码，输出到三个数码管上，以十进制的形式分别显示出两个加数的输入值与和数的输出值。关键字：全加器 FPGA 数字显示实验目的实现0到7的十进制加法运算，加数以二进制的形式从两端口输入。并给出三个数码管，以十进制的形式分别显示出两个加数的输入值与和数的输出值。实验设备 FPGA器件、 USB JTAG调试工具、 Quarts9.0软件、 VHDL硬件设计语言。硬件设计 3.1 框图数据显示器 1 数据显示器2 数据显示器3 A0 A1 A2 B0 B1 B2 S0 S1 S2 CO 求和输出值输入端口1 输入端口2 3.2 原理阐述取3只全加器，依次将低位全加器的进位输出端接到高位全加器的进位输入端，便可得到3位串行进位加法器，此时有六个输入端口A0、B0、A1、B1、A2、B2和四个输出端口S0、S1、S2、CO。分别将六个端口通过6只开关与5V直流电源连接起来当相应输入端口所对应的开关闭合，该端口就被输入二进制数1；开关断开，该端口就被输入二进制数0。再将A0、A1、A2端口从低位到高位依次接到DCD_HEX_ORANGE上，B0、B1、B2端口从低位到高位依次接到另一只DCD_HEX_ORANGE上。这样当两个相加的数A2A1A0、B2B1B0被以二进制的形式输入时，其对应的DCD_HEX_ORANGE上就会以十进制的形式显示出其数值。同理，将四个输出端口S0、S1、S2、CO从低位到高位依次接到第3只DCD_HEX_ORANGE上，这样两个数相加得到的和就会以十进制的形式显示出来。软件设计 4.1 软件设计流程图求和是进位是进位是进位 4.2 真值表表(1) 一位全加器真值表输入输出 CI A B S CO 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1