简易数字频率.docVIP

简易数字频率计设计报告 姓 名： 专 业： 自 动 化 班 级： 学 号： 学 院： 机械与电子工程系 2013年11月29号 课题设计的任务 本课程设计要求利用一般电路元件来设计出一个简易的数字频率计，实现的功能是测量1Hz-1MHz的信号，本电路为一般常用频率计，本电路的一般设计思路主要涉及到的问题有：频率计时钟的设计、被测波形的变换、信号闸门、计数以及计数器的清零、锁存、显示等问题，即将信号利用基准时钟信号进行截取单位时间内的脉冲个数，然后进行计数，从而完成频率计的功能。 课题设计的目的 训练学生综合运用学过的变流电路原理的基础知识，独立进行查找资料、选择方案、设计电路、撰写报告，进一步加深对变流电路基本理论的理解，提高运用基本技能的能力，为今后的学习和工作打下坚实的基础。培养学生提出问题、分析问题、解决问题的能力；提高学生的专业素质，这对于工科学生贯彻工程思想起到十分重要的作用。 课程设计的总体要求 　　（1）频率测量 　　a．测量范围 信号：方波、正弦波；幅度：0.5V～5V；频率：1Hz～1MHz 　　b．测量误差≤0.1% 　　（2）周期测量 　　a．测量范围 信号：方波、正弦波；幅度：0.5V～5V；频率：1Hz～1MHz 　　b．测量误差≤0.1% 　　（3）脉冲宽度测量 　　a．测量范围 信号：脉冲波；幅度：0.5V～5V；脉冲宽度≥100μs 　　b．测量误差≤1% 　　（4）显示器 　　十进制数字显示，显示刷新时间1～10秒连续可调，对上述三种测量功能分别用不同颜色的发光二极管指示。 　　（5）具有自校功能，时标信号频率为1MHz。 （6）自行设计并制作满足本设计任务要求的稳压电源。 课程设计的方案 一）、系统设计方案 根据系统设计要求，需要实现一个4位十进制数字频率计，其原理框图如图1所示。主要由脉冲发生器电路、测频控制信号发生器电路、计数模块电路、锁存器、译码驱动电路模块组成。 图1 数字频率计组成原理框图 由于是4位十进制数字频率计，所以计数器CNT10需用4个，7段显示译码器也需用4个。频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。为此，测频控制信号发生器 F_IN_CNT应设置一个控制信号时钟CLK，一个计数使能信号输出端EN、一个与EN输出信号反 向的锁存输出信号LOCK和清零输出信号CLR。若CLK的输入频率为1HZ，则输出信号端EN输出一个脉宽恰好为1秒的周期信号，可以 作为闸门信号用。由它对频率计的每一个计数器的使能端进行同步控制。当EN高电平时允许计数，低电平时停止计数，并保持所计的数。在停止计数期间，锁存信号LOCK的上跳沿将计数器在前1秒钟的计数值锁存进4位锁存器LOCK，由7段译码器译出并稳定显示。设置锁存器的好处是：显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，清零信号CLR对计数器进行清零，为下1秒钟的计数操作作准备。 二）、单元电路设计： 1．时基产生与测频时序控制电路模块 时基产生与测频时序控制电路主要产生计数允许信号EN、清零信号CLR和锁存信号LOCK。 时基产生电路： 图2 时基产生模块顶层图 其VHDL程序清单如下： --CLK_SX_CTRL LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CLK_SX_CTRL IS PORT(CLK: IN STD_LOGIC; LOCK: OUT STD_LOGIC; EN: OUT STD_LOGIC; CLR: OUT STD_LOGIC); END; ARCHITECTURE ART OF CLK_SX_CTRL IS SIGNAL Q: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK) BEGIN IF(CLKEVENT AND CLK=1)THEN IF Q=1111THEN Q=0000; ELSE Q=Q+1; END IF; END IF; EN=NOT Q(3); LOCK=Q(3)AND NOT(Q(2))AND Q(1); CLR=Q(3)AND Q(2)AND NOT(Q(1)); END PROCESS; END ART; 测频