Cadence DDR总线仿真技术.docVIP

Cadence Allegro Bus Simulation总线仿真 ——源同步分析 随着电子设计的快速进步，总线速度的提高在PCB上的实现越来越难，这样就催生了新的不受时钟制约的时序系统，即源同步时序系统。源同步时序系统最大的优点，就是大大提升了总线的速度，在理论上信号的传送可以不受传输延迟的影响。源同步系统的基本结构如下图所示：图1：源同步结构示意图 图1是一个基本的源同步时钟系统的结构示意图。可以看到，驱动芯片在发送数据信号的同时也产生了选通信号（Strobe），而接收端的触发器由该选通信号脉冲控制数据的读取，因此，这个选通信号也可以称为源同步时钟信号。源同步时钟系统中，数据和源同步时钟信号是同步传输的，保证这两个信号的飞行时间完全一致，这样只要在发送端的时序是正确的，那么在接收端也能得到完全正确的时序。整个系统在时序上的稳定性完全体现在数据和选通信号的匹配程度上，包括传输延迟的匹配，器件性能的匹配等等，只要两者完全匹配，那么我们就可以保证系统时序的绝对正确，然而，在实际的PCB设计中，我们往往不可能观察到总线与选通信号的匹配程度，我们就需要借助新的设计仿真软件，来实现这个功能，就此Cadence顺应电子设计的大潮流，推出了DDR总线仿真工具Bus Simulation用以进行源同步分析仿真。那么Cadence软件是如何来实现PCB的源同步时序分析的呢，接下来，我将详细