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全数字锁相环设计 西安电子科技大学课程设计报告 通信工程学院010711班 黄涤 全数字锁相环仿真设计 一、概述 数字锁相环不仅继承了数字电路的可靠性高、体积小、价格低等优点，还解 决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点， 此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。而基于大 规模可编程集成芯片的数字锁相环可根据实际要求，充分利用器件资源，同时把 一些相关的数字电路和在一起，不仅提高了系统的集成度和可靠性，降低了功耗， 降低了成本，而且使电路性能明显得到改善。 FPGA 即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基 本上进一步发展的产物。它是作为作用的集成电路(ASIC)领域中的一种半定制电 路而出现的，既解决了定制定电路的不足，又克服原有可编程器件门电路数有限 的缺点。 二、原理 1、锁相法 位同步锁相法的基本原理与载波同步的类似，在接收端利用鉴相器比较接受 码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），鉴相 器就产生误差信号去调整位同步信号的相位直到获得准确的位同步信号为止。前 面介绍的滤波法中的窄带滤波器可以是简单的单调谐回路或晶体滤波器，也可以 是锁相环路。 我们把采用锁相法来提取位同步信号的方法称为锁相法。通常分两类：一类 是环路中误差信号去连续的调整位同步信号的相位，这一类属于模拟锁相法；另 有一类锁相环位同步法是采用高稳定度的振荡器（信号钟），从鉴相器所获得的 与同步误差成比例的误差信号不是直接用于调整振荡器，而是通过一个控制器在 信号钟输出的脉冲序列中附加或扣除一个或几个脉冲，这样同样可以调整加到减 相器上的位同步脉冲序列的相位，达到同步的目的。这种电路可以完全用数字电 1 26 第 页 共 页 全数字锁相环设计 路构成全数字锁相环路。 全数字锁相环一般组成如图所示，它由数字鉴相器、数字滤波器与数字压控 振荡器(DCO)三个数字电路部件组成。 由于这种环路对位同步信号相位进行量化调整，故这种位同步环又称为量化 同步器。这种构成量化同步器的全数字环是数字锁相环的一种典型应用。 用于位同步的全数字锁相环的原理框图如图所示：它由信号钟、控制器、分 频器、相位比较器等组成。 信号钟：包括一个高稳定度的晶体振荡器和整形电路。若接收码元的速率为 F=1/T，那么振荡器频率设定在nF， 经整形电路之后，输出周期性脉冲序列， 其周期T0=1/(nF)=T/n。本设计中时钟为11.0592MHz。 控制器：括图中的扣除门（常开）、附加门（常闭）和 “或门”， 它根据比 相器输出的控制脉冲 （“超前脉冲”或“滞后脉冲”）对信号钟输出的序列实施扣 2 26 第 页 共 页 全数字锁相环设计 除（或添加）脉冲。 分频器：一个计数器，每当控制器输出n个脉冲时，它就输出一个脉冲。控 制器与分频器的共同作用的结果就调整了加至比相器的位同步信号的相位。这种 相位前、后移的调整量取决于信号钟的周期，每次的时间阶跃量为T0，相应的 相位最小调整量为Δ=2πT0/T=2π/n。 相位比较器：接收脉冲序列与位同步信号进行相位比较，以判别位同步信号 究竟是超前还是滞后，若超前就输出超前脉冲，若滞后就输出滞后脉冲。 位同步数字环的工作过程简述如下：由高稳定晶体振荡器产生的信号，经 整形后得到周期为T0和相位差T0/2 的两个脉冲序列，如图 11-17(a)、(b)所示。 脉冲序列(a)通过常开门、或门并经n次分频后，输出本地位同步信号，如图 11- 17(c)。为了与发端时钟同步，分频器输出与接收到的码元序列同时加到相位比较 器进行比相。如果两者完全同步， 此时相位比较器没有误差信号，本地位同步 信号作为同步时钟。如果本地位同步信号相位超前于接收码元序列时，