VHDL程序设计语言87640.pptVIP

数字系统与VHDL程序设计语言 自控系王新刚 Library ieee; Use ieee.std_logic_1164.all; Entity mux is Port(a,b,c : in bit; p1,p2 : in bit z : out bit); End and2; Architecture m1 of mux is Begin z= a when p1=‘1’ else b when p2=‘1’ else c; End m1; 允许有重叠 三、选择式信号设置语句：With-Select-When With expression Select 赋值目标=表达式 When constant_value1 表达式 When constant_value2 … 表达式 When Others; 选择式信号设置语句本身不能在进程中应用其功能与进程中 的CASE语句相同。 例：不允许有重叠现象；必须含盖所有条件 Archite